JPH0221331A - Program control system for microcomputer - Google Patents
Program control system for microcomputerInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのプログラム制御方式に
関し、特に−命令で複数の命令を実行できる機能を有す
るマイクロコンピュータのプログラム制御方式に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a program control system for a microcomputer, and more particularly to a program control system for a microcomputer having a function of executing a plurality of instructions with a -instruction.
従来、マイクロコンピュータにおいて、この種の機能を
実現するためにはマクロアセンブラを用い、プログラム
のソース上で一連の複数の命令をマクロとして定義し、
ソースプログラムのアセンブル時にマクロ置き換え命令
と置き換えて展開するという方式がとられている。Conventionally, in order to realize this type of function in microcomputers, a macro assembler is used to define a series of multiple instructions as a macro in the program source.
When assembling a source program, a method is used in which macro replacement instructions are used to replace and expand the instructions.
上述した従来のマクロアセンブラを用いるマイクロコン
ピュータのプログラム制御方式は、マクロ置き換え命令
とプログラムのソース中でマクロとして定義されている
命令の列とを置きかえて展開するようになっているため
、マクロ置き換えが多数行なわれる場合には、プログラ
ムステップ数が増大するという欠点がある。In the conventional microcomputer program control method using the macro assembler described above, macro replacement instructions are replaced with a sequence of instructions defined as macros in the program source, so macro replacement is difficult. If the program is executed a large number of times, there is a disadvantage that the number of program steps increases.
本発明の目的は、かかるプログラムステップ数を大幅に
削減できるマイクロコンピュータのプログラム制御方式
を提供することにある。An object of the present invention is to provide a microcomputer program control method that can significantly reduce the number of program steps.
本発明のマイクロコンピュータのプログラム制御方式は
、アドレス指定されたプログラムメモリの内容に従った
処理をプロセッサユニットが実行するマイクロコンピュ
ータにおいて、二入力セレクタと、前記セレクタの出力
を命令語とＢ２て取り込むプロセッサユニットと、前記
プロセッサユニットからの第一のプログラムメモリアド
レス信号により命令語を前記セレクタの第一の入力へ出
力する第一のプログラムメモリと、前記プロセッサユニ
ットからの第二のプログラムメモリアドレス信号により
命令語を前記セレクタの第二の入力へ出力する第二のプ
ログラムメモリとを有し、前記プロセッサユニットから
の制御信号により前記セレクタの出力選択を決定するよ
うに構成される。The program control method for a microcomputer according to the present invention is a microcomputer in which a processor unit executes processing according to the contents of an addressed program memory. a first program memory for outputting an instruction word to a first input of said selector by a first program memory address signal from said processor unit; and a first program memory for outputting an instruction word by a second program memory address signal from said processor unit. a second program memory for outputting a word to a second input of the selector and configured to determine an output selection of the selector by a control signal from the processor unit.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を説明するためのプログラム
制御回路のブロック図である。FIG. 1 is a block diagram of a program control circuit for explaining one embodiment of the present invention.
第１図に示すように、プロセッサユニット７はセレクタ
２の出力線５を介して命令語を取り込み実行する。セレ
クタ２はプロセッサユニット７がらの入力選択制御信号
１によってＡ、Ｂの２つの入力のうちいずれかを出力と
してｉ！択する。また、メインメモリとしてのプログラ
ムメモリ４はプロセッサユニット７からのプログラムメ
モリアドレス信号３により対応するプログラムメモリア
ドレスの内容を出力線６を介してセレクタ２の一方の入
力Ａへ出力する。また、マクロメモリとしてのプログラ
ムメモリ１１はプロセッサユニット（以下プロセッサと
略す）がらのプログラムメモリアドレス信号１０により
対応するプログラムメモリアドレスの内容を出力線１２
を介してセレクタ２の他方の入力Ｂへ出力する。As shown in FIG. 1, the processor unit 7 receives a command via the output line 5 of the selector 2 and executes it. The selector 2 outputs either one of the two inputs A and B according to the input selection control signal 1 from the processor unit 7 and selects i! Choose. Further, the program memory 4 as the main memory outputs the contents of the corresponding program memory address to one input A of the selector 2 via the output line 6 in response to the program memory address signal 3 from the processor unit 7 . Further, the program memory 11 as a macro memory transmits the contents of the corresponding program memory address to an output line 12 by a program memory address signal 10 from a processor unit (hereinafter abbreviated as processor).
It is output to the other input B of the selector 2 via.
次に、第２図（ａ）、（ｂ）を参照して本発明のプログ
ラム制御動作を説明する。Next, the program control operation of the present invention will be explained with reference to FIGS. 2(a) and 2(b).
第２図（ａ）、（ｂ）はそれぞれ第１図におけるメイン
プログラムメモリおよびマクロメモリ内の部分的プログ
ラム図がある。2(a) and 2(b) are partial program diagrams in the main program memory and macro memory in FIG. 1, respectively.
第２図（ａ＞、（ｂ）に示すように、メインプログラム
メモリ内のプログラノ＼はプロゲラ１１メモリ４に格納
され、マクロメモリ内プログラムはプログラムメモリ１
１に格納されている。また、プロセッサ７にはＡ、８２
つのレジスタがあり、数値の格納や演算に使用している
。As shown in FIGS. 2(a) and (b), the program program in the main program memory is stored in the program memory 11 memory 4, and the program in the macro memory is stored in the program memory 1.
It is stored in 1. In addition, the processor 7 has A, 82
There are two registers, which are used for storing and calculating numbers.
まず、メインメモリのアドレス１００に格納されている
ｒＭＯＶ Ａ、＃ＯＪは即時データ（以下、イミディ
エイトデータと略す）の゛０パをＡレジスタにロードし
、アドレス１０１に格納されているｒＭＯＶ Ｂ、＃
１１は前記イミディエイトデータの１″をＢレジスタに
ロードし、アドレス１０２．１０４，１０６にある「マ
クロ実行命令１はセレクタ２の人力をマクロメモリより
取り込む指示をするものとする。また、一方、マクロメ
モリ内のアドレス０に格納されているｒＭＵＬＡ、＃１
０１はイミディエイトデータの“’ １０ ”とＡレジ
スタの内容の乗算結果をＡレジスタにロードし、アドレ
ス１のｒＡＤＤ Ａ。First, the rMOV A, #OJ stored at address 100 of the main memory loads 0 of immediate data (hereinafter abbreviated as immediate data) into the A register, and the rMOV B, #OJ stored at address 101 loads
11 loads the immediate data 1'' into the B register, and the macro execution instruction 1 at addresses 102, 104, and 106 instructs to import the human power of selector 2 from the macro memory. rMULA, #1 stored at address 0 in memory
01 loads the result of multiplying the immediate data "'10" and the contents of the A register into the A register, and rADD A at address 1.
Ｂ１はＡレジスタの内容とＢレジスタの内容の加算結果
をＡレジスタにロードし、アドレス２の［マクロ終了命
令１はセレクタ２の入力をメインプログラムメモリより
取り込む指示をする命令である。B1 loads the result of addition of the contents of the A register and the contents of the B register into the A register, and the macro end instruction 1 at address 2 is an instruction to fetch the input of the selector 2 from the main program memory.
次に、プロセッサ７はメインプログラムメモリ４内の命
令を実行してきて、１００番地と１０１番地の命令を実
行したとする。そのとき、Ａレジスタは°“Ｏ”、Ｂレ
ジスタは１′′が入っている。次に、１０２番地のマク
ロ実行命令を実行すると、プロセッサ７は信号線１によ
りセレクタ２のＢ側より入力しマクロメモリ１１内のプ
ログラムを実行し始める。従って、マクロメモリ１１に
あるプログラムの０番地、１番地の命令を実行後は、Ａ
レジスタは“１ ” 、Ｂレジスタも“１′′が入って
いる。次に、２番地のマクロ終了命令を実行すると、プ
ロセッサ７は信号線１によりセレクタ２のＡ側より入力
し、メインプログラムメモリ４内の１０３番地の命令か
ら実行を始める。以下、同様に実行を続け、１０７番地
の命令を実行する直前にはＡレジスタには’１２３”、
Ｂレジスタには“°３′°が入っている。すなわち、プ
ロセッサ７はメインプログラムメモリ４内の［マクロ実
行命令Ｊの部分をマクロメモリ１１内の０番地と１番地
の命令列で置き換えたプログラムと等価なプログラムを
実行したことになる。Next, it is assumed that the processor 7 executes the instructions in the main program memory 4 and executes the instructions at addresses 100 and 101. At this time, the A register contains °"O" and the B register contains 1''. Next, when the macro execution instruction at address 102 is executed, the processor 7 receives input from the B side of the selector 2 through the signal line 1 and starts executing the program in the macro memory 11. Therefore, after executing the instructions at addresses 0 and 1 of the program in the macro memory 11, A
The register contains "1" and the B register also contains "1".Next, when the macro end instruction at address 2 is executed, the processor 7 inputs the signal from the A side of the selector 2 via the signal line 1 and stores it in the main program memory. Execution starts from the instruction at address 103 in 4. From here on, execution continues in the same way, and just before executing the instruction at address 107, '123' is stored in the A register.
The B register contains "°3'°. That is, the processor 7 executes the program in which the macro execution instruction J part in the main program memory 4 is replaced with the instruction sequence at addresses 0 and 1 in the macro memory 11. This means that you have executed a program equivalent to .
このように、本実施例はマクロアセンブラと同等の機能
をハードウェアで実現していることになる。In this way, this embodiment realizes the same function as a macro assembler using hardware.
第３図は本発明の第二の実施例を説明するためのプログ
ラム制御回路のブロック図である。FIG. 3 is a block diagram of a program control circuit for explaining a second embodiment of the present invention.
第３図に示すように、本実施例のプロセッサユニット７
はセレクタ２の出力線５を介して命令語を取り込み実行
する。また、セレクタ２はプロセッサユニット７からの
入力選択信号線１により、Ａ、Ｈの二つの入力のうちい
ずれかを選択する。As shown in FIG. 3, the processor unit 7 of this embodiment
takes in the command word via the output line 5 of the selector 2 and executes it. Further, the selector 2 selects one of the two inputs A and H using the input selection signal line 1 from the processor unit 7.
メインメモリとしてのプログラムメモリ４はプロセッサ
ユニット７からのプログラムメモリアドレス信号３によ
り対応するプログラムメモリアドレスの内容を出力線６
を介してセレクタ２の一方の入力Ａへ出力する。本実施
例においては、新らたにアドレス発生回路２４とマクロ
メモリとしてのプログラムメモリ２６〜２８を設けるが
、アドレス発生回路２４はプロセッサユニット７からの
制御信号２３によって１つずつ増加するプログラムメモ
リアドレスを出力線２５を介してプログラムメモリ２６
〜２８へ出力する。このプログラムメモリ２６〜２８は
プログラムメモリアドレス信号＠２５に対応するデータ
を出力線２９〜３１に出力するので、セレクタ２１はプ
ロセッサユニット７からの入力選択制御信号２０によっ
て２９〜３１のいずれかを選択し出力線２２を介してセ
レクタ２の他方の入力Ｂへデータを出力する。A program memory 4 serving as a main memory outputs the contents of a corresponding program memory address by a program memory address signal 3 from a processor unit 7 to an output line 6.
It is output to one input A of the selector 2 via the . In this embodiment, an address generation circuit 24 and program memories 26 to 28 as macro memories are newly provided. program memory 26 via output line 25
-Output to 28. Since the program memories 26 to 28 output data corresponding to the program memory address signal @25 to the output lines 29 to 31, the selector 21 selects one of 29 to 31 by the input selection control signal 20 from the processor unit 7. The data is then output to the other input B of the selector 2 via the output line 22.
次に、第４［ｇ（ａ）〜（ｄ）を参照してそのプログラ
ム制御動作を説明する。Next, the program control operation will be explained with reference to No. 4 [g(a) to (d)].
第４図（ａ）〜（ｄ）はそれぞれ第３図におけるメイン
プログラムメモリおよびマクロプログラムメモリ内の部
分的プログラム図である。FIGS. 4(a) to 4(d) are partial program diagrams in the main program memory and macro program memory in FIG. 3, respectively.
第４図（ａ）〜（ｄ）に示すように、マクロメモリ１内
のプログラムはプログラムメモリ２６に、マクロメモリ
２内のプログラムはプログラムメモリ２７に、マクロメ
モリ３内のプログラムはプログラムメモリ２８にそれぞ
れ格納されるプログラムである。As shown in FIGS. 4(a) to (d), the program in macro memory 1 is stored in program memory 26, the program in macro memory 2 is stored in program memory 27, and the program in macro memory 3 is stored in program memory 28. These are programs stored respectively.
まず、プロセッサ７は前述した第一の実施例と同様に、
メインプログラムメモリ４内の命令を実行してきて、１
０１番地の命令を実行するが、そのときＡレジスタは０
である。また、プロセッサ７は信号１２３をアクティブ
にするので、アドレス発生回路２４はＯより始まるプロ
グラムメモリアドレスを発生する。このプログラムメモ
リアドレスにより、マクロメモリ１〜３は０番地のデー
タを出力線２９〜３１へ出力すると、セレクタ２１はプ
ロセッサ７からの入力選択信号線２０によって制御され
、プログラムメモリ２６からの出力線２９を選択しセレ
クタ２のＢ側へ送出する。First, the processor 7 similarly to the first embodiment described above,
Execute the instructions in the main program memory 4,
The instruction at address 01 is executed, but at that time the A register is 0.
It is. Also, since the processor 7 activates the signal 123, the address generation circuit 24 generates a program memory address starting from O. Based on this program memory address, the macro memories 1 to 3 output the data at address 0 to the output lines 29 to 31, and then the selector 21 is controlled by the input selection signal line 20 from the processor 7, and the output line 29 from the program memory 26 is selected and sent to the B side of selector 2.
プロセッサ７はセレクタ２とセレクタ２１を介してマク
ロメモリ１の命令を取り込み実行を始める。マクロメモ
リ１内の０番地と１番地の命令実行後はＡレジスタの内
容は１である。さらに、２番地のマクロ終了命令を実行
すると、プロセッサ７は入力選択信号１によりメインプ
ログラムメモリ４より命令を取り込み始める。Processor 7 takes in instructions from macro memory 1 via selector 2 and selector 21 and starts executing them. After the instructions at addresses 0 and 1 in macro memory 1 are executed, the contents of the A register are 1. Further, when the macro end instruction at address 2 is executed, the processor 7 starts fetching instructions from the main program memory 4 in response to the input selection signal 1.
以下同様にして、１０３番地の命令まで実行し、１０４
番地の命令を実行する直前にはＡレジスタの内容は６で
ある。すなわち、メインプログラムメモリ４内のプログ
ラムのマクロ１〜３実行命令はマクロメモリ１〜３内の
命令列で置き換えたものと等価な結果を示す。In the same manner, execute the instruction up to address 103, and then execute the instruction at address 104.
Immediately before executing the instruction at the address, the contents of the A register are 6. That is, the macros 1 to 3 execution instructions of the program in the main program memory 4 show results equivalent to those replaced by the instruction strings in the macro memories 1 to 3.
従って、本実施例によれば、同時に任意の異なるマクロ
実行命令を使用できるという利点がある。Therefore, this embodiment has the advantage that any different macro execution instructions can be used at the same time.
以上説明したように、本発明のマイクロコンピュータの
プログラム制御方式は、ごくわずかなマクロメモリを付
加し命令列の置き換え機能および実行をハードウェアで
実現することにより、プログラムステップ数を大幅に削
減することができるという効果がある。またサブルーチ
ンと比較すると、本発明はレジスタの退避、復帰等が必
要ないので、実行時間が短くなるという効果もある。As explained above, the microcomputer program control method of the present invention can significantly reduce the number of program steps by adding a very small amount of macro memory and realizing the instruction sequence replacement function and execution in hardware. It has the effect of being able to. Furthermore, compared to subroutines, the present invention does not require saving or restoring registers, so it has the effect of shortening the execution time.
例えば、５ステツプのマクロ命令列を定義しマクロの置
き換えは１００回行なわれると、従来のマクロアセンブ
ラを用いるときは、５００ステツプを要するが、本発明
では１００ステツプを要するのみであり、しかもマクロ
メモリ内に６ステツプの命令列を要するのみである。For example, if a 5-step macro instruction string is defined and the macro is replaced 100 times, 500 steps are required when using a conventional macro assembler, but with the present invention, only 100 steps are required, and the macro memory is replaced 100 times. It only requires a 6-step instruction sequence.
ムメモリおよびマクロメモリ内の部分的プログラム図で
ある・。2 is a partial program diagram in system memory and macro memory.
１．２０・・・入力選択制御信号、２，２１・・・セし
フタ２．３．１０・・・プログラムメモリアドレス信号
、４，１１．２６〜２８・・・プログラムメモリ、５・
・・命令語大力バス、６，１２．２９〜３１・・・記憶
データ出力線、７・・・プロセッサユニット、２２・・
・選択データ出力線、２３・・・アドレス発生回路制御
信号線、２４・・・アドレス発生回路、２５・・・プロ
グラムメモリアドレス信号。1.20...Input selection control signal, 2,21...Set lid 2.3.10...Program memory address signal, 4,11.26-28...Program memory, 5.
...Instruction word power bus, 6,12.29-31...Stored data output line, 7...Processor unit, 22...
- Selected data output line, 23...Address generation circuit control signal line, 24...Address generation circuit, 25...Program memory address signal.
第１図は本発明の第一の実施例を説明するためのプログ
ラム制御回路のブロック図、第２図（ａ＞、（ｂ）はそ
れぞれ第１図におけるメインプログラムメモリ内の部分
的プログラム図、第３図は本発明の第二の実施例を説明
するためのプログラム制御回路のブロック図、第４図（
ａ）〜（ｄ）はそれぞれ第３図におけるメインプロゲラ
第 １ 口
第 ｊ 図
第 ７２
マクロメモ１月内プロゲフム
図FIG. 1 is a block diagram of a program control circuit for explaining the first embodiment of the present invention, and FIGS. 2(a) and (b) are partial program diagrams in the main program memory in FIG. 1, respectively. FIG. 3 is a block diagram of a program control circuit for explaining the second embodiment of the present invention, and FIG.
a) to (d) are the main progera 1st mouth j figure 72 macro memo January progehum figure in figure 3, respectively.
Claims (1)
処理をプロセッサユニットが実行するマイクロコンピュ
ータにおいて、二入力セレクタと、前記セレクタの出力
を命令語として取り込むプロセッサユニットと、前記プ
ロセッサユニットからの第一のプログラムメモリアドレ
ス信号により命令語を前記セレクタの第一の入力へ出力
する第一のプログラムメモリと、前記プロセッサユニッ
トからの第二のプログラムメモリアドレス信号により命
令語を前記セレクタの第二の入力へ出力する第二のプロ
グラムメモリとを有し、前記プロセッサユニットからの
制御信号により前記セレクタの出力選択を決定すること
を特徴とするマイクロコンピュータのプログラム制御方
式。A microcomputer in which a processor unit executes processing according to the contents of an addressed program memory, comprising a two-input selector, a processor unit that takes in the output of the selector as an instruction word, and a first program memory from the processor unit. a first program memory for outputting instruction words to a first input of said selector in response to an address signal; and a second program memory for outputting instruction words to a second input of said selector in response to a second program memory address signal from said processor unit. 1. A program control method for a microcomputer, characterized in that the program control method for a microcomputer has two program memories, and the output selection of the selector is determined by a control signal from the processor unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17063188A JPH0221331A (en) | 1988-07-08 | 1988-07-08 | Program control system for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17063188A JPH0221331A (en) | 1988-07-08 | 1988-07-08 | Program control system for microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221331A true JPH0221331A (en) | 1990-01-24 |
Family
ID=15908453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17063188A Pending JPH0221331A (en) | 1988-07-08 | 1988-07-08 | Program control system for microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221331A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194614A (en) * | 1995-01-19 | 1996-07-30 | Nec Corp | Microcomputer |
| JP2006058048A (en) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | Optimization method for pattern generation program, program, and signal generator |
-
1988
- 1988-07-08 JP JP17063188A patent/JPH0221331A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194614A (en) * | 1995-01-19 | 1996-07-30 | Nec Corp | Microcomputer |
| JP2006058048A (en) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | Optimization method for pattern generation program, program, and signal generator |
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