JPH0221226B2 - - Google Patents
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- JPH0221226B2 JPH0221226B2 JP56128317A JP12831781A JPH0221226B2 JP H0221226 B2 JPH0221226 B2 JP H0221226B2 JP 56128317 A JP56128317 A JP 56128317A JP 12831781 A JP12831781 A JP 12831781A JP H0221226 B2 JPH0221226 B2 JP H0221226B2
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- pulse width
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- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、パルス幅制限回路に関し、特にイン
バータ又はチヨツパ用の位相制御回路におけるパ
ルス幅制限回路に関する。
バータ又はチヨツパ用の位相制御回路におけるパ
ルス幅制限回路に関する。
一般に、パルス幅制限やパルス幅変調を行つて
出力電圧又は出力電流を制御するインバータ（又
はチヨツパ）においては、例えば三角波の変調信
号と制御信号とをコンパレータで比較して幅制御
されたパルス信号を形成する位相制御回路が備え
られている。この幅制御されたパルス信号は、イ
ンバータの半導体素子、例えばサイリスタ又はト
ランジスタのスイツチング動作を規定するもの
で、普通そのパルス幅には半導体素子の安定スイ
ツチ動作範囲に対応した上限又は下限が与えられ
る。このような上限又は下限は、結果としてイン
バータ出力電圧又は出力電流の最大値又は最小値
を決定することは勿論であるが、更にPWMイン
バータ等においては出力波形の乱れを防止する働
きを有する。このため、この種位相制御回路にお
けるパルス幅制限回路は、安定動作を要求され、
特に制御電源電圧の変動、温度変化、経時変化等
に対して安定した動作を行う必要がある。
出力電圧又は出力電流を制御するインバータ（又
はチヨツパ）においては、例えば三角波の変調信
号と制御信号とをコンパレータで比較して幅制御
されたパルス信号を形成する位相制御回路が備え
られている。この幅制御されたパルス信号は、イ
ンバータの半導体素子、例えばサイリスタ又はト
ランジスタのスイツチング動作を規定するもの
で、普通そのパルス幅には半導体素子の安定スイ
ツチ動作範囲に対応した上限又は下限が与えられ
る。このような上限又は下限は、結果としてイン
バータ出力電圧又は出力電流の最大値又は最小値
を決定することは勿論であるが、更にPWMイン
バータ等においては出力波形の乱れを防止する働
きを有する。このため、この種位相制御回路にお
けるパルス幅制限回路は、安定動作を要求され、
特に制御電源電圧の変動、温度変化、経時変化等
に対して安定した動作を行う必要がある。
第１図には、従来の典型的な位相制御回路の構
成を示す。第１図において、コンパレータ１の非
反転入力には、アナログ回路で構成された三角波
発生回路２から第２図Ａに示すような三角波変調
信号Vmが供給され、コンパレータ１の反転入力
には入力端子３から抵抗４、バツフアアンプ５を
介して制御信号Vcが供給される。この制御信号
Vcは、第２図Ａに示すように、可変レベルの直
流電圧信号である。コンパレータ１は、両入力信
号Vm，Vcのレベルを比較し、Vm＞Vcのとき
“Ｈ”レベルの出力電圧を発生し、Vm＜Vcのと
き“Ｌ”レベルの出力電圧を発生する。その結
果、コンパレータ１の出力から、第２図Ｂに示す
ように制御信号Vcのレベルで幅制御されたパル
ス信号Voが得られる。このパルス信号Voのパル
ス幅Toは、制御信号Vcのレベルが大きくなるに
つれて小さくなり、逆に制御信号Vcのレベルが
小さくなるにつれて大きくなる。
成を示す。第１図において、コンパレータ１の非
反転入力には、アナログ回路で構成された三角波
発生回路２から第２図Ａに示すような三角波変調
信号Vmが供給され、コンパレータ１の反転入力
には入力端子３から抵抗４、バツフアアンプ５を
介して制御信号Vcが供給される。この制御信号
Vcは、第２図Ａに示すように、可変レベルの直
流電圧信号である。コンパレータ１は、両入力信
号Vm，Vcのレベルを比較し、Vm＞Vcのとき
“Ｈ”レベルの出力電圧を発生し、Vm＜Vcのと
き“Ｌ”レベルの出力電圧を発生する。その結
果、コンパレータ１の出力から、第２図Ｂに示す
ように制御信号Vcのレベルで幅制御されたパル
ス信号Voが得られる。このパルス信号Voのパル
ス幅Toは、制御信号Vcのレベルが大きくなるに
つれて小さくなり、逆に制御信号Vcのレベルが
小さくなるにつれて大きくなる。
６は、制御信号Vcのレベルを制限するための
リミツタ回路である。このリミツタ回路６は、制
限電圧発生器７と理想ダイオード８，９とを具備
する。制限電圧発生器７は、可変抵抗器１０，１
１を直列接続した分圧回路からなり、電源電圧
Vpを分圧して可変抵抗器１０から上限電圧VMを
得、可変抵抗器１１から下限電圧Vmを得る。上
限電圧VMは理想ダイオード８のカソード側に供
給され、理想ダイオード８のアノード側はバツフ
アアンプ５の入力側に接続される。下限電圧Vm
は理想ダイオード９のアノード側に供給され、理
想ダイオード９のカソード側はバツフアアンプ５
の入力側に接続される。これにより、バツフアア
ンプ５、ひいてはコンパレータ１に供給される制
御信号Vcの振幅レベルは、理想ダイオード８に
よる上限電圧VMと理想ダイオード９による下限
電圧Vmの範囲内に制限される。その結果、出力
パルス信号Voのパルス幅は、制御信号Vcのレベ
ルがVMのとき最小値Tm第２図Ｃをとり、制御
信号VcのレベルがVmのとき最大値TM第２図Ｄ
をとる。従つて、コンパレータ１の出力からは、
パルス幅がTmからTMの範囲内で制御されたパ
ルス信号Voが取り出されるようになつている。
リミツタ回路である。このリミツタ回路６は、制
限電圧発生器７と理想ダイオード８，９とを具備
する。制限電圧発生器７は、可変抵抗器１０，１
１を直列接続した分圧回路からなり、電源電圧
Vpを分圧して可変抵抗器１０から上限電圧VMを
得、可変抵抗器１１から下限電圧Vmを得る。上
限電圧VMは理想ダイオード８のカソード側に供
給され、理想ダイオード８のアノード側はバツフ
アアンプ５の入力側に接続される。下限電圧Vm
は理想ダイオード９のアノード側に供給され、理
想ダイオード９のカソード側はバツフアアンプ５
の入力側に接続される。これにより、バツフアア
ンプ５、ひいてはコンパレータ１に供給される制
御信号Vcの振幅レベルは、理想ダイオード８に
よる上限電圧VMと理想ダイオード９による下限
電圧Vmの範囲内に制限される。その結果、出力
パルス信号Voのパルス幅は、制御信号Vcのレベ
ルがVMのとき最小値Tm第２図Ｃをとり、制御
信号VcのレベルがVmのとき最大値TM第２図Ｄ
をとる。従つて、コンパレータ１の出力からは、
パルス幅がTmからTMの範囲内で制御されたパ
ルス信号Voが取り出されるようになつている。
しかしながら、このような従来の位相制御回路
においては、変調信号Vmをアナログ構成の関数
発生器２から得るため、使用部品のバラツキ、制
御電源電圧の変動、温度変化等により変調信号
Vmの振幅が変化することがある。変調信号Vm
の振幅が変化して予め設定した振幅値より小さく
なり又は大きくなると、出力パルス信号Voのパ
ルス幅は下限値Tmを割り又は上限値TMを越え
てしまう。このため、第１図の従来回路では、変
調信号Vmの振幅の変化に応じてリミツタ回路６
の可変抵抗器１０，１１を調整し、制御信号Vc
の上限電圧VM又は下限電圧Vmを変化させるこ
とにより、出力パルス信号Voのパルス幅を一定
の範囲内に制限するようにしている。しかし、こ
のような方式では、初期の制限値は調整できて
も、その後の制御電源の変動、温度変化等に対し
ては連続的に対処し得ない。更にこの方式によれ
ば、調整用の可変抵抗器１０，１１を必要とする
が、これは品質、安定性、調整費用等の点で問題
がある。
においては、変調信号Vmをアナログ構成の関数
発生器２から得るため、使用部品のバラツキ、制
御電源電圧の変動、温度変化等により変調信号
Vmの振幅が変化することがある。変調信号Vm
の振幅が変化して予め設定した振幅値より小さく
なり又は大きくなると、出力パルス信号Voのパ
ルス幅は下限値Tmを割り又は上限値TMを越え
てしまう。このため、第１図の従来回路では、変
調信号Vmの振幅の変化に応じてリミツタ回路６
の可変抵抗器１０，１１を調整し、制御信号Vc
の上限電圧VM又は下限電圧Vmを変化させるこ
とにより、出力パルス信号Voのパルス幅を一定
の範囲内に制限するようにしている。しかし、こ
のような方式では、初期の制限値は調整できて
も、その後の制御電源の変動、温度変化等に対し
ては連続的に対処し得ない。更にこの方式によれ
ば、調整用の可変抵抗器１０，１１を必要とする
が、これは品質、安定性、調整費用等の点で問題
がある。
本発明の目的は、上述の欠点を除去するととも
に、より一層安価な制御電源の使用を可能とし、
かつ特別の調整手段がなくとも安定で精度の高い
位相制御回路のパルス幅制限回路を提供すること
にある。この目的は、本発明において、周期的信
号波形をデイジタル量として逐次時に発生するデ
イジタル関数発生器とこの関数発生器からのデイ
ジタル量をアナログ量に変換するＤ／Ａコンバー
タとからアナログ変調信号を形成するとともに、
パルス幅制限回路により、この変調信号の振幅を
決定するＤ／Ａコンバータの基準電圧を抵抗分圧
して得られる電圧により制御信号の電圧レベルに
上限又は下限を与え、これにより出力パルス信号
の最大パルス幅又は最小パルス幅を与えることに
よつて達成される。以下、本発明を好適な実施例
につき更に詳しく述べる。
に、より一層安価な制御電源の使用を可能とし、
かつ特別の調整手段がなくとも安定で精度の高い
位相制御回路のパルス幅制限回路を提供すること
にある。この目的は、本発明において、周期的信
号波形をデイジタル量として逐次時に発生するデ
イジタル関数発生器とこの関数発生器からのデイ
ジタル量をアナログ量に変換するＤ／Ａコンバー
タとからアナログ変調信号を形成するとともに、
パルス幅制限回路により、この変調信号の振幅を
決定するＤ／Ａコンバータの基準電圧を抵抗分圧
して得られる電圧により制御信号の電圧レベルに
上限又は下限を与え、これにより出力パルス信号
の最大パルス幅又は最小パルス幅を与えることに
よつて達成される。以下、本発明を好適な実施例
につき更に詳しく述べる。
第３図は、本発明の一実施例による位相制御回
路の回路図である。第３図において、２０はデイ
ジタル三角波発生器で、所望の三角波をデイジタ
ル量として逐次的に発生するようにプログラムさ
れかつ内部配線されている。このデイジタル三角
波発生器２０のデイジタル出力は、バスライン２
１を介してＤ／Ａコンバータ２２に入力される。
Ｄ／Ａコンバータ２２は、重み定電流型で、基準
電圧Vrefから基準抵抗２３を介して基準電流Iref
＝Vref／Rref（Rref：基準抵抗２３の抵抗値）が
供給される。更に、Ｄ／Ａコンバータ２２の出力
側は電流出力形であり、その出力端子はコンパレ
ータ２４の非反転入力に接続されるとともに抵抗
２５を介して基準電圧Vrefに接続される。この
Ｄ／Ａコンバータ２２は、第４図に示すような入
出力特性を有する。すなわち、デイジタル三角波
発生器２０から逐次的に供給されるデイジタル三
角波信号に比例したアナログ電流Ioが出力され、
この出力電流Ioはデイジタル入力が（000……０）
のとき零でデイジタル入力が（111……１）のと
き最大値Iref（１−１／2N）をとる。デイジタル信号 のビツト数Ｎが大きければ、Iref≒lref（１−１／2N） とみなしてよい。従つて、出力電流Ioは振幅Iref
を有する三角波信号となる。
路の回路図である。第３図において、２０はデイ
ジタル三角波発生器で、所望の三角波をデイジタ
ル量として逐次的に発生するようにプログラムさ
れかつ内部配線されている。このデイジタル三角
波発生器２０のデイジタル出力は、バスライン２
１を介してＤ／Ａコンバータ２２に入力される。
Ｄ／Ａコンバータ２２は、重み定電流型で、基準
電圧Vrefから基準抵抗２３を介して基準電流Iref
＝Vref／Rref（Rref：基準抵抗２３の抵抗値）が
供給される。更に、Ｄ／Ａコンバータ２２の出力
側は電流出力形であり、その出力端子はコンパレ
ータ２４の非反転入力に接続されるとともに抵抗
２５を介して基準電圧Vrefに接続される。この
Ｄ／Ａコンバータ２２は、第４図に示すような入
出力特性を有する。すなわち、デイジタル三角波
発生器２０から逐次的に供給されるデイジタル三
角波信号に比例したアナログ電流Ioが出力され、
この出力電流Ioはデイジタル入力が（000……０）
のとき零でデイジタル入力が（111……１）のと
き最大値Iref（１−１／2N）をとる。デイジタル信号 のビツト数Ｎが大きければ、Iref≒lref（１−１／2N） とみなしてよい。従つて、出力電流Ioは振幅Iref
を有する三角波信号となる。
更に本実施例において抵抗２５の抵抗値は、基
準抵抗２３の抵抗値Rrefと同一の値に選定され
ている。これにより、Ｄ／Ａコンバータ２２の出
力側には出力電流Ioに応じて振幅Vrefを有する
三角波電圧信号が得られ、この電圧信号は変調信
号Vmとしてコンパレータ２４の非反転入力に供
給される。コンパレータ２４の反転入力には、入
力端子２６から抵抗２７、バツフアアンプ２８を
介して一定電圧レベルの制御信号Vcが供給され
る。コンパレータ２４は、両入力信号Vm，Vc
のレベルを比較し、Vm＞Vcのとき“Ｈ”レベ
ルの出力電圧を発生し、Vm＜Vcのとき“Ｌ”
レベルの出力電圧を発生する。その結果、コンパ
レータ２４の出力から制御信号Vcのレベルで幅
制御されたパルス信号Voが得られる。
準抵抗２３の抵抗値Rrefと同一の値に選定され
ている。これにより、Ｄ／Ａコンバータ２２の出
力側には出力電流Ioに応じて振幅Vrefを有する
三角波電圧信号が得られ、この電圧信号は変調信
号Vmとしてコンパレータ２４の非反転入力に供
給される。コンパレータ２４の反転入力には、入
力端子２６から抵抗２７、バツフアアンプ２８を
介して一定電圧レベルの制御信号Vcが供給され
る。コンパレータ２４は、両入力信号Vm，Vc
のレベルを比較し、Vm＞Vcのとき“Ｈ”レベ
ルの出力電圧を発生し、Vm＜Vcのとき“Ｌ”
レベルの出力電圧を発生する。その結果、コンパ
レータ２４の出力から制御信号Vcのレベルで幅
制御されたパルス信号Voが得られる。
本実施例によれば、基準電圧Vrefは更に抵抗
分圧回路２９に供給される。この分圧回路２９
は、抵抗３０，３１，３２を直列接続してなり、
基準電圧Vrefを抵抗分圧する。その結果、抵抗
３０，３１の接続点Ｅと抵抗３１，３２の接続点
Ｆから制御信号Vcに対する上限電圧VM、下限電
圧Vmが夫々取り出される。これら抵抗３０，３
１，３２は定抵抗であり、電圧VM，Vmは基準
電圧Vrefに常に比例する。上限電圧VMは理想ダ
イオード３３のカソード側に供給され、理想ダイ
オード３３のアノード側はバツフアアンプ２８の
入力側に接続される。また、下限電圧Vmは理想
ダイオード３４のアノード側に供給され、理想ダ
イオード３４のカソード側はバツフアアンプ２８
の入力側に接続される。これにより、バツフアア
ンプ２８、ひいてはコンパレータ２４に供給され
る制御信号Vcの電圧レベルは、上限電圧VMと下
限電圧Vmの範囲内に制限される。その結果、出
力パルス信号Voは、制御信号VcのレベルがVM
のとき最小パルス幅をとり、制御信号Vcのレベ
ルがVmのとき最大パルス幅をとる。従つて、コ
ンパレータ２４の出力から一定の範囲内で幅制御
されたパルス信号Voが得られる。
分圧回路２９に供給される。この分圧回路２９
は、抵抗３０，３１，３２を直列接続してなり、
基準電圧Vrefを抵抗分圧する。その結果、抵抗
３０，３１の接続点Ｅと抵抗３１，３２の接続点
Ｆから制御信号Vcに対する上限電圧VM、下限電
圧Vmが夫々取り出される。これら抵抗３０，３
１，３２は定抵抗であり、電圧VM，Vmは基準
電圧Vrefに常に比例する。上限電圧VMは理想ダ
イオード３３のカソード側に供給され、理想ダイ
オード３３のアノード側はバツフアアンプ２８の
入力側に接続される。また、下限電圧Vmは理想
ダイオード３４のアノード側に供給され、理想ダ
イオード３４のカソード側はバツフアアンプ２８
の入力側に接続される。これにより、バツフアア
ンプ２８、ひいてはコンパレータ２４に供給され
る制御信号Vcの電圧レベルは、上限電圧VMと下
限電圧Vmの範囲内に制限される。その結果、出
力パルス信号Voは、制御信号VcのレベルがVM
のとき最小パルス幅をとり、制御信号Vcのレベ
ルがVmのとき最大パルス幅をとる。従つて、コ
ンパレータ２４の出力から一定の範囲内で幅制御
されたパルス信号Voが得られる。
上述のように構成された位相制御回路において
は、変調信号Vmをデイジタル関数発生器２０と
Ｄ／Ａコンバータ２２とにより形成する。このた
め、使用部品のバラツキや温度変化により変調信
号Vmの振幅が変動することがない。すなわち、
デイジタル関数発生器２０は、一般に集積回路か
らなり部品のバラツキの問題がなく、また所望の
関数を逐次的に計算してデイジタル出力するため
アナログ関数発生器と比較してはるかに安定した
出力信号を発生する。また、Ｄ／Ａコンバータ２
２は、電流形であるため、温度変化に対して安定
に動作する。
は、変調信号Vmをデイジタル関数発生器２０と
Ｄ／Ａコンバータ２２とにより形成する。このた
め、使用部品のバラツキや温度変化により変調信
号Vmの振幅が変動することがない。すなわち、
デイジタル関数発生器２０は、一般に集積回路か
らなり部品のバラツキの問題がなく、また所望の
関数を逐次的に計算してデイジタル出力するため
アナログ関数発生器と比較してはるかに安定した
出力信号を発生する。また、Ｄ／Ａコンバータ２
２は、電流形であるため、温度変化に対して安定
に動作する。
更に本発明によれば、基準電圧Vrefが変動し
ても出力パルス信号のパルス幅を一定の範囲内に
制限することができる。例えば、基準電圧Vref
が増加した場合、Ｄ／Ａコンバータ２２の出力電
流Ioの最大値が増加し、変調信号Vmの振幅が増
大する。しかし、このとき抵抗分圧回路２９から
取り出される制御信号の下限電圧Vmもこれと比
例して大きくなる。従つて、基準電圧Vrefが増
加しても変調信号Vmの振幅と制御信号Vcの下
限電圧Vmとの間に相対的変化を生ぜず、出力パ
ルス信号の最大パルス幅は一定に保たれる。ま
た、逆に基準電圧Vrefが低下した場合、Ｄ／Ａ
コンバータ２２の出力電流Ioの最大値が低下し、
変調信号Vmの振幅が小さくなるが、他方抵抗分
圧回路２９から取り出される上限電圧VMもそれ
と比例して小さくなる。従つて、基準電圧Vref
が低下してもやはり変調信号Vmの振幅と制御信
号Vcの上限電圧VMとの間には相対的変化が生ぜ
ず、出力パルス信号の最小パルス幅は一定に保た
れる。
ても出力パルス信号のパルス幅を一定の範囲内に
制限することができる。例えば、基準電圧Vref
が増加した場合、Ｄ／Ａコンバータ２２の出力電
流Ioの最大値が増加し、変調信号Vmの振幅が増
大する。しかし、このとき抵抗分圧回路２９から
取り出される制御信号の下限電圧Vmもこれと比
例して大きくなる。従つて、基準電圧Vrefが増
加しても変調信号Vmの振幅と制御信号Vcの下
限電圧Vmとの間に相対的変化を生ぜず、出力パ
ルス信号の最大パルス幅は一定に保たれる。ま
た、逆に基準電圧Vrefが低下した場合、Ｄ／Ａ
コンバータ２２の出力電流Ioの最大値が低下し、
変調信号Vmの振幅が小さくなるが、他方抵抗分
圧回路２９から取り出される上限電圧VMもそれ
と比例して小さくなる。従つて、基準電圧Vref
が低下してもやはり変調信号Vmの振幅と制御信
号Vcの上限電圧VMとの間には相対的変化が生ぜ
ず、出力パルス信号の最小パルス幅は一定に保た
れる。
第５図は、本発明の別の実施例による位相制御
回路の回路図である。この実施例において前述の
実施例と異なる点は、コンパレータ２４に供給さ
れる制御信号が一定電圧レベルの直流電圧信号で
はなく正弦波信号である点である。第５図におい
て、バツフアアンプ２８からの制御信号Vcは第
３図と同様に一定レベル信号であるが、この信号
Vcはコンパレータ２４に供給される代わり基準
電圧として基準抵抗４０を介しＤ／Ａコンバータ
４１に供給される。このＤ／Ａコンバータ４１は
変調信号用のＤ／Ａコンバータ２２と同一の構成
でよく、そのデイジタル入力側にはデイジタル正
弦発生器４２からＮビツトバスライン４３を介し
てデイジタル正弦波が供給される。Ｄ／Ａコンバ
ータ４１の出力端子は、コンパレータ２４の反転
入力に接続されるとともに抵抗４４を介して基準
電圧Vrefに接続される。本実施例において抵抗
４４の抵抗値は、基準抵抗４０の抵抗値R′refと
同じ値に選定されている。Ｄ／Ａコンバータ４１
の出力電流I′oは、デイジタル正弦波発生器４２
からのデイジタル信号に応じたアナログ正弦波と
なり、デイジタル信号が（000……０）のとき零
で、（111……１）のとき最大値 （≒Iref＝Vc／R′ref）をとる。従つて、Ｄ／Ａコ ンバータ４１の出力側には振幅Vcを有し基準電
圧Vrefを基準として変化する正弦波電圧信号が
得られ、この電圧信号は制御信号V′cとしてコン
パレータ２４の反転入力に供給される。その結
果、変調信号Vmと制御信号V′cの関係は第６図
Ａに示すようになる。コンパレータ２４は両信号
のレベルを比較しVm＞V′cのとき“Ｈ”レベル
の出力電圧を発生しVm＜V′cのとき“Ｌ”レベ
ルの出力電圧を発生する。而して、出力パルス信
号V′oのパルス幅は制御信号V′cの振幅により制
御されるが、一方制御信号V′cの振幅は信号Vcの
電圧レベルであり下限Vmと上限VMで制限され
る。これにより出力パルス信号V′0は制御信号
V′cの振幅がVMのとき最大パルス幅をとり（第６
図Ｂ）、制御信号V′cの振幅がVmのとき最小パル
ス幅をとる（第６図Ｃ）。
回路の回路図である。この実施例において前述の
実施例と異なる点は、コンパレータ２４に供給さ
れる制御信号が一定電圧レベルの直流電圧信号で
はなく正弦波信号である点である。第５図におい
て、バツフアアンプ２８からの制御信号Vcは第
３図と同様に一定レベル信号であるが、この信号
Vcはコンパレータ２４に供給される代わり基準
電圧として基準抵抗４０を介しＤ／Ａコンバータ
４１に供給される。このＤ／Ａコンバータ４１は
変調信号用のＤ／Ａコンバータ２２と同一の構成
でよく、そのデイジタル入力側にはデイジタル正
弦発生器４２からＮビツトバスライン４３を介し
てデイジタル正弦波が供給される。Ｄ／Ａコンバ
ータ４１の出力端子は、コンパレータ２４の反転
入力に接続されるとともに抵抗４４を介して基準
電圧Vrefに接続される。本実施例において抵抗
４４の抵抗値は、基準抵抗４０の抵抗値R′refと
同じ値に選定されている。Ｄ／Ａコンバータ４１
の出力電流I′oは、デイジタル正弦波発生器４２
からのデイジタル信号に応じたアナログ正弦波と
なり、デイジタル信号が（000……０）のとき零
で、（111……１）のとき最大値 （≒Iref＝Vc／R′ref）をとる。従つて、Ｄ／Ａコ ンバータ４１の出力側には振幅Vcを有し基準電
圧Vrefを基準として変化する正弦波電圧信号が
得られ、この電圧信号は制御信号V′cとしてコン
パレータ２４の反転入力に供給される。その結
果、変調信号Vmと制御信号V′cの関係は第６図
Ａに示すようになる。コンパレータ２４は両信号
のレベルを比較しVm＞V′cのとき“Ｈ”レベル
の出力電圧を発生しVm＜V′cのとき“Ｌ”レベ
ルの出力電圧を発生する。而して、出力パルス信
号V′oのパルス幅は制御信号V′cの振幅により制
御されるが、一方制御信号V′cの振幅は信号Vcの
電圧レベルであり下限Vmと上限VMで制限され
る。これにより出力パルス信号V′0は制御信号
V′cの振幅がVMのとき最大パルス幅をとり（第６
図Ｂ）、制御信号V′cの振幅がVmのとき最小パル
ス幅をとる（第６図Ｃ）。
この第５図の位相制御回路においても、前述の
実施例と同様に安定したパルス幅制限が行われ
る。すなわち、基準電圧Vrefが変動して変調信
号Vmの振幅が変化しても、これと比例して制御
電圧V′cの上限、下限振幅が変化するため、出力
パルス信号の最大パルス幅、最小パルス幅は一定
に保たれる。
実施例と同様に安定したパルス幅制限が行われ
る。すなわち、基準電圧Vrefが変動して変調信
号Vmの振幅が変化しても、これと比例して制御
電圧V′cの上限、下限振幅が変化するため、出力
パルス信号の最大パルス幅、最小パルス幅は一定
に保たれる。
上述したように、本発明によれば、基準電圧が
変動しても安定したパルス幅制限が得られるた
め、基準電圧用の制御電源として安価なものが使
用できる。また、従来のように変調信号の変化に
対して制限値を制御するための可変抵抗器等の特
別の調整手段を必要とせず、しかもより高精度な
パルス幅制限が実現される。
変動しても安定したパルス幅制限が得られるた
め、基準電圧用の制御電源として安価なものが使
用できる。また、従来のように変調信号の変化に
対して制限値を制御するための可変抵抗器等の特
別の調整手段を必要とせず、しかもより高精度な
パルス幅制限が実現される。
従つて、本発明によれば、制御電源電圧の変
動、温度変化、経時変化等に対して安定した動作
を行う位相制御回路が得られる。
動、温度変化、経時変化等に対して安定した動作
を行う位相制御回路が得られる。
第１図は、従来の典型的な位相制御回路の回路
図、第２図Ａ，Ｂ，Ｃ，Ｄは、第１図の回路の出
力信号波形を説明するための信号波形図、第３図
は、本発明の一実施例による位相制御回路の回路
図、第４図は、第３図のＤ／Ａコンバータの入出
力特性を示す図、第５図は、本発明の別の実施例
による位相制御回路の回路図、第６図Ａ，Ｂ，Ｃ
は、第５図の回路の出力信号波形を説明するため
の信号波形図。 ２０……デイジタル三角波発生器、２２……
Ｄ／Ａコンバータ、２４……コンパレータ、２９
……抵抗分圧回路、３３，３４……理想ダイオー
ド、Vref……基準電圧。
図、第２図Ａ，Ｂ，Ｃ，Ｄは、第１図の回路の出
力信号波形を説明するための信号波形図、第３図
は、本発明の一実施例による位相制御回路の回路
図、第４図は、第３図のＤ／Ａコンバータの入出
力特性を示す図、第５図は、本発明の別の実施例
による位相制御回路の回路図、第６図Ａ，Ｂ，Ｃ
は、第５図の回路の出力信号波形を説明するため
の信号波形図。 ２０……デイジタル三角波発生器、２２……
Ｄ／Ａコンバータ、２４……コンパレータ、２９
……抵抗分圧回路、３３，３４……理想ダイオー
ド、Vref……基準電圧。
Claims (1)
- １ 周期的信号波形を有する変調信号と可変の電
圧レベルを有する制御信号とをコンパレータで比
較し該コンパレータの出力から前記制御信号の電
圧レベルにより幅制御された出力パルス信号を得
る位相制御回路において、前記周期的信号波形を
デイジタル量として逐次的に発生するデイジタル
関数発生器と、前記変調信号を形成するために前
記デイジタル関数発生器からのデイジタル信号を
アナログ信号に変換するＤ／Ａコンバータと、前
記出力パルス信号の最大パルス幅又は最小パルス
幅を決定するために、前記変調信号の振幅を決定
する前記Ｄ／Ａコンバータの基準電圧を抵抗分圧
して得られる電圧により前記制御信号の電圧レベ
ルに上限又は下限を与えるパルス幅制限回路と、
を備えたことを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128317A JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128317A JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829376A JPS5829376A (ja) | 1983-02-21 |
| JPH0221226B2 true JPH0221226B2 (ja) | 1990-05-14 |
Family
ID=14981776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128317A Granted JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829376A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614610B2 (ja) * | 1984-12-17 | 1994-02-23 | 沖電気工業株式会社 | パルス幅制御回路 |
| JPH0815253B2 (ja) * | 1986-11-20 | 1996-02-14 | ソニー株式会社 | パルス発生回路 |
-
1981
- 1981-08-17 JP JP56128317A patent/JPS5829376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829376A (ja) | 1983-02-21 |
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