JPH02208977A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02208977A JPH02208977A JP2869389A JP2869389A JPH02208977A JP H02208977 A JPH02208977 A JP H02208977A JP 2869389 A JP2869389 A JP 2869389A JP 2869389 A JP2869389 A JP 2869389A JP H02208977 A JPH02208977 A JP H02208977A
- Authority
- JP
- Japan
- Prior art keywords
- current
- mosfet
- constant current
- source
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 abstract 1
- 238000012544 monitoring process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置、特にパワーＭＯ８ＦＥＴに関
するものである。
するものである。
（従来の技術）
一般にパワーＭＯ８ＦＥＴは、多数個のセルＦＥＴの並
列接続で構成され、その大部分が負荷電流供給用の第１
のＭＯＳＦＥＴとして構成され、他の残りのいくつかが
負荷電流モニター用の第２のＭＯＳＦＥＴとして構成さ
れている。第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴと
はゲート同士及びドレイン同士が共通接続され、共通ゲ
ートにゲート駆動回路が接続され、共通ドレインに負荷
が接続されて第２のＭＯＳＦＥＴには負荷電流に比例し
たモニター用電流が流れるようになっている。
列接続で構成され、その大部分が負荷電流供給用の第１
のＭＯＳＦＥＴとして構成され、他の残りのいくつかが
負荷電流モニター用の第２のＭＯＳＦＥＴとして構成さ
れている。第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴと
はゲート同士及びドレイン同士が共通接続され、共通ゲ
ートにゲート駆動回路が接続され、共通ドレインに負荷
が接続されて第２のＭＯＳＦＥＴには負荷電流に比例し
たモニター用電流が流れるようになっている。
そして、従来のパワーＭＯ８ＦＥＴでは、このモニター
用電流を検出する手段として、第２のＭＯＳＦＥＴのソ
ースに電流検出用抵抗が接続され、この電流検出用抵抗
の両端に生じた電圧が所定電圧以上になったときを検出
し、その検出信号をゲート駆動回路へフィードバックし
て負荷電流を制御するようになっていた。
用電流を検出する手段として、第２のＭＯＳＦＥＴのソ
ースに電流検出用抵抗が接続され、この電流検出用抵抗
の両端に生じた電圧が所定電圧以上になったときを検出
し、その検出信号をゲート駆動回路へフィードバックし
て負荷電流を制御するようになっていた。
（発明が解決しようとする課題）
従来は、モニター用電流を電流検出用抵抗の両端に生じ
る電圧を用いて検出していたため、その電圧が負荷電流
とともにリニアに変化し、高精度に電流検出を行うこと
が難しく、検出信号を高ゲインの増幅器を介してゲート
駆動回路へフィードバックしないとシャープな電流制限
機能を実現することが困難であるという問題があった。
る電圧を用いて検出していたため、その電圧が負荷電流
とともにリニアに変化し、高精度に電流検出を行うこと
が難しく、検出信号を高ゲインの増幅器を介してゲート
駆動回路へフィードバックしないとシャープな電流制限
機能を実現することが困難であるという問題があった。
そこで、この発明は、負荷電流モニター用の第２のＭＯ
ＳＦＥＴのソースに定電流源手段を接続し、モニター用
電流が所定の定電流を超えたときを高精度でシャープに
検出して負荷電流を精度よく制限することのできる半導
体装置を提供することを目的とする。
ＳＦＥＴのソースに定電流源手段を接続し、モニター用
電流が所定の定電流を超えたときを高精度でシャープに
検出して負荷電流を精度よく制限することのできる半導
体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、負荷に供給する
第１のドレイン電流が流れる第１のＭＯＳＦＥＴと、該
第１のＭＯＳＦＥＴとゲート同士及びドレイン同士がそ
れぞれ共通接続され前記負荷への電流に比例した第２の
ドレイン電流が流れる第２のＭＯＳＦＥＴと、該第２の
ＭＯＳＦＥＴのソースに接続され前記第２のドレイン電
流が所定の定電流を超えたとき共通ゲート電圧をフィー
ドバック制御して前記負荷への電流を制限するための電
流検出信号を出力する定電流源手段とを有することを要
旨とする。
第１のドレイン電流が流れる第１のＭＯＳＦＥＴと、該
第１のＭＯＳＦＥＴとゲート同士及びドレイン同士がそ
れぞれ共通接続され前記負荷への電流に比例した第２の
ドレイン電流が流れる第２のＭＯＳＦＥＴと、該第２の
ＭＯＳＦＥＴのソースに接続され前記第２のドレイン電
流が所定の定電流を超えたとき共通ゲート電圧をフィー
ドバック制御して前記負荷への電流を制限するための電
流検出信号を出力する定電流源手段とを有することを要
旨とする。
（作用）
上記構成において、モニター用電流である第２のドレイ
ン電流が、定電流源手段に設定された所定の定電流を超
えたときにフィードバック制御用の電流検出信号が出力
される。したがってモニター用電流が所定値を超えたこ
とが高精度でシャープに検出され、その電流検出信号に
基づいて共通ゲート電圧がフィードバック制御されて負
荷電流が精度よく制限される。
ン電流が、定電流源手段に設定された所定の定電流を超
えたときにフィードバック制御用の電流検出信号が出力
される。したがってモニター用電流が所定値を超えたこ
とが高精度でシャープに検出され、その電流検出信号に
基づいて共通ゲート電圧がフィードバック制御されて負
荷電流が精度よく制限される。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図ないし第４図は、この発明の第１実施例を示す図
である。
である。
まず、半導体装置としてのパワーＭＯ３ＦＥＴの構成を
説明すると、第１図中、１０はｎチャネルの第１のＭＯ
ＳＦＥＴ、２０は同じくｎチャネルの第２のＭＯＳＦＥ
Ｔであり、第１のＭＯＳＦＥＴＩＯと第２のＭＯＳＦＥ
Ｔ２０とは、ゲート同士及びドレイン同士がそれぞれ共
通に接続されている。そして、共通ゲート１はゲート駆
動回路２へ接続され、共通ドレイン３は負荷抵抗４を介
して電源端子５へ接続されている。
説明すると、第１図中、１０はｎチャネルの第１のＭＯ
ＳＦＥＴ、２０は同じくｎチャネルの第２のＭＯＳＦＥ
Ｔであり、第１のＭＯＳＦＥＴＩＯと第２のＭＯＳＦＥ
Ｔ２０とは、ゲート同士及びドレイン同士がそれぞれ共
通に接続されている。そして、共通ゲート１はゲート駆
動回路２へ接続され、共通ドレイン３は負荷抵抗４を介
して電源端子５へ接続されている。
第１のＭＯＳＦＥＴＩＯのソースは低電位端子６へ直接
接続され、第２のＭＯＳＦＥＴ２０のソースは定電流源
手段３０を介して低電位端子６へ接続されている。また
、第２のＭＯＳＦＥＴ２０のソースと定電流源手段３０
との接続点である電流検出信号の出力端子７は演算増幅
器８の一方の入力端子９へ接続され、その他方の入力端
子１１には基準電位°が与えられている。この演算増幅
器８の出力端子１２からの制御信号がゲート駆動回路２
ヘフイードバツクされて負荷電流の電流制限機能が実現
されるようになっている。
接続され、第２のＭＯＳＦＥＴ２０のソースは定電流源
手段３０を介して低電位端子６へ接続されている。また
、第２のＭＯＳＦＥＴ２０のソースと定電流源手段３０
との接続点である電流検出信号の出力端子７は演算増幅
器８の一方の入力端子９へ接続され、その他方の入力端
子１１には基準電位°が与えられている。この演算増幅
器８の出力端子１２からの制御信号がゲート駆動回路２
ヘフイードバツクされて負荷電流の電流制限機能が実現
されるようになっている。
パワーＭＯ３ＦＥＴは、一般に１チツプ上に多数個の同
一形状寸法のセルＦＥＴが形成され、その大部分が並列
接続されて第１のＭＯＳＦＥＴ１０が構成され、残りの
１個又は数個が並列接続されて負荷電流モニター用の第
２のＭＯＳＦＥＴ２０が構成されている。そして、定電
流源手段３０を構成する素子も同一チップ上に形成され
てコンパクトなデバイスが実現されている。
一形状寸法のセルＦＥＴが形成され、その大部分が並列
接続されて第１のＭＯＳＦＥＴ１０が構成され、残りの
１個又は数個が並列接続されて負荷電流モニター用の第
２のＭＯＳＦＥＴ２０が構成されている。そして、定電
流源手段３０を構成する素子も同一チップ上に形成され
てコンパクトなデバイスが実現されている。
次いで、第２図及び第３図を用いて、定電流源手段３０
の具体的な第１の構成例及び第２のＭＯＳＦＥＴ２０の
構成例を説明する。この例では、定電流源手段３０は多
結晶ＳｉのＪＦＥＴ３１により構成され、第２のＭＯＳ
ＦＥＴ２０は縦形ＭＯ８ＦＥＴの１セルによる構成され
ている。
の具体的な第１の構成例及び第２のＭＯＳＦＥＴ２０の
構成例を説明する。この例では、定電流源手段３０は多
結晶ＳｉのＪＦＥＴ３１により構成され、第２のＭＯＳ
ＦＥＴ２０は縦形ＭＯ８ＦＥＴの１セルによる構成され
ている。
第２図中、１３は０１基板、１４は第２のＭＯＳＦＥＴ
２０のドレインとして作用するｎ−エピタキシャル層で
あり、ｎ＋基板１３の裏面に共通ドレイン端子３が形成
されている。１５はｐウェル、１６はｐ＋コンタクト領
域、１７はｎ１ソース領域であり、このｎ＋ソース領域
１７とｎ−エピタキシャル層１４との間におけるｐウェ
ル１５上には、ゲート絶縁膜としてのＳ ｉ ０２膜１
８を介してｎ１多結晶Ｓｌからなるゲート電極１９が形
成されている。ゲート電極１９に正のゲート電圧が印加
されるとｐウェル１５の表面にｎ形チャネルが誘起され
て第２のＭＯＳＦＥＴ２０がオンするようになっている
。図示されてないが、第１のＭＯＳＦＥＴｌ０を構成す
る各セルＦＥＴも上記と同様のセルＦＥＴで構成されて
いる。２１は中間絶縁膜、２２ｇはソース電極としての
Ａｎ配線である。
２０のドレインとして作用するｎ−エピタキシャル層で
あり、ｎ＋基板１３の裏面に共通ドレイン端子３が形成
されている。１５はｐウェル、１６はｐ＋コンタクト領
域、１７はｎ１ソース領域であり、このｎ＋ソース領域
１７とｎ−エピタキシャル層１４との間におけるｐウェ
ル１５上には、ゲート絶縁膜としてのＳ ｉ ０２膜１
８を介してｎ１多結晶Ｓｌからなるゲート電極１９が形
成されている。ゲート電極１９に正のゲート電圧が印加
されるとｐウェル１５の表面にｎ形チャネルが誘起され
て第２のＭＯＳＦＥＴ２０がオンするようになっている
。図示されてないが、第１のＭＯＳＦＥＴｌ０を構成す
る各セルＦＥＴも上記と同様のセルＦＥＴで構成されて
いる。２１は中間絶縁膜、２２ｇはソース電極としての
Ａｎ配線である。
一方、ＪＦＥＴ３１は、５ｉ０２膜１８上に形成された
多結晶Ｓｉ膜２３に作り込まれている。
多結晶Ｓｉ膜２３に作り込まれている。
第３図は、そのＪＦＥＴ３１を上面からみた図であり、
多結晶５ｌｉ１２３には、ｎ”／−ス領域２４、ｎ“
ドレイン領域２５、ｎ−チャネル領域２６及びＰ＋ゲー
ト領域２７がイオン注入等により形成されている。Ｐ＋
ゲート領域２７に与えられた電位により、このＰ＋ゲー
ト領域２７とｎチャネル領域２６との間のｐｎ接合の空
乏層幅が可変されて、ｎ−チャネル領域２６に流れるド
レイン電流が制御されるようになっている。
多結晶５ｌｉ１２３には、ｎ”／−ス領域２４、ｎ“
ドレイン領域２５、ｎ−チャネル領域２６及びＰ＋ゲー
ト領域２７がイオン注入等により形成されている。Ｐ＋
ゲート領域２７に与えられた電位により、このＰ＋ゲー
ト領域２７とｎチャネル領域２６との間のｐｎ接合の空
乏層幅が可変されて、ｎ−チャネル領域２６に流れるド
レイン電流が制御されるようになっている。
そして、定電流源手段３０としてのこのＪＦＥＴ３１で
は、各領域上の中間絶縁膜２１に、それぞれコンタクト
ホールが開孔され、ソースコンタクト２８ｂとゲートコ
ンタクト２８ｃとがＡｌ配線２２ｂによりショートされ
て低電位端子６に接続されている。この接続によりＰ＋
ゲート領域２７には、常に低電位（ゼロ■）が与えられ
て、ｎ−チャネル領域２６に流れるドレイン電流は、そ
のときの飽和ドレイン電流で所定の定電流となるように
構成されている。ドレインコンタクト２８ａはＡｉ配線
２２ａにより、第２のＭＯＳＦＥＴ２０のｎ＋ソース領
域１７に接続され、このＡｎ配線２２ａに電流検出信号
の出力端子７が接続されている。
は、各領域上の中間絶縁膜２１に、それぞれコンタクト
ホールが開孔され、ソースコンタクト２８ｂとゲートコ
ンタクト２８ｃとがＡｌ配線２２ｂによりショートされ
て低電位端子６に接続されている。この接続によりＰ＋
ゲート領域２７には、常に低電位（ゼロ■）が与えられ
て、ｎ−チャネル領域２６に流れるドレイン電流は、そ
のときの飽和ドレイン電流で所定の定電流となるように
構成されている。ドレインコンタクト２８ａはＡｉ配線
２２ａにより、第２のＭＯＳＦＥＴ２０のｎ＋ソース領
域１７に接続され、このＡｎ配線２２ａに電流検出信号
の出力端子７が接続されている。
次に、上述のように構成された半導体装置の作用を説明
する。
する。
いま、第１図において、ゲート駆動回路２により共通ゲ
ート１のゲート電圧を上昇させていって第１のＭＯＳＦ
ＥＴＩＯに流れる第１のドレイン電流を増大させ、負荷
電流ＩＬが増加していく場合を考える。
ート１のゲート電圧を上昇させていって第１のＭＯＳＦ
ＥＴＩＯに流れる第１のドレイン電流を増大させ、負荷
電流ＩＬが増加していく場合を考える。
このとき、第２のＭＯＳＦＥＴ２０には、セルＦＥＴの
セル数の比で決まる分配比にと負荷電流Ｉしとの積に−
ＩＬの値の第２のドレイン電流が流れる。分配比には、
例えば、第１のＭＯＳＦＥＴＩＯが９９セルで構成され
、第２のＭＯＳＦＥＴが１セルで構成されているとに一
１／１００である。
セル数の比で決まる分配比にと負荷電流Ｉしとの積に−
ＩＬの値の第２のドレイン電流が流れる。分配比には、
例えば、第１のＭＯＳＦＥＴＩＯが９９セルで構成され
、第２のＭＯＳＦＥＴが１セルで構成されているとに一
１／１００である。
一方、定電流源手段３０に設定された定電流値をＩＣと
すると、第２のドレイン電流に−ＩＬが定電流値１０に
達して、これを超えた時点で出力端子７からこれを超え
たことを示す電流検出信号が出力され、演算増幅器８の
一方の入力端子９０電位Ｖｍは低電位から高電位へと移
行し、第４図に示すような特性となる。したがって負荷
電流！Ｌが制限電流を超えたことを高精度でシャープ（
高ゲイン）に検出することができる。
すると、第２のドレイン電流に−ＩＬが定電流値１０に
達して、これを超えた時点で出力端子７からこれを超え
たことを示す電流検出信号が出力され、演算増幅器８の
一方の入力端子９０電位Ｖｍは低電位から高電位へと移
行し、第４図に示すような特性となる。したがって負荷
電流！Ｌが制限電流を超えたことを高精度でシャープ（
高ゲイン）に検出することができる。
ここで、定電流源手段３０の定電流値ＩＣは多結晶Ｓｔ
のＪＦＥＴ３１のゲート電圧ゼロＶにおける飽和ドレイ
ン電流ＩＤ５Ｓとなり、次式で与えられる。
のＪＦＥＴ３１のゲート電圧ゼロＶにおける飽和ドレイ
ン電流ＩＤ５Ｓとなり、次式で与えられる。
！ｏ ｓ ｓ −（Ｗ／Ｌ） （１／ρＳ）〔（ｑ
−Ｎｏ −Ｗ２／２４ε） 一φ＋ ｔｌ −（２／３） （８ε・φｌ ／ｑ−Ｎ、 −Ｗ２ ） ”ｌ ）・
・・（１） ここで、 Ｗ、Ｌ：ｎ−チャネル領域２６の幅及び長さρＳ：ｎ”
″チャネル領域２６のシート抵抗ｑ：素電荷 Ｎｏ ：ｎ−チャネル領域２６の実効的な不純物ドープ
量 ε：多結晶ＳＬの誘電率 φ１ ：ｐ１ゲート領域２７とｎ−チャネル領域２６と
の間のｐｎ接合のビルトイン電圧上記（１）式で示され
る飽和ドレイン電流ＩＤ５Ｓの値は、ｎ−チャネル領域
２６の不純物ドープ量を調節することにより温度係数を
ゼロにすることができる。これにより温度依存性のない
定電流源手段３０を実現することができる。
−Ｎｏ −Ｗ２／２４ε） 一φ＋ ｔｌ −（２／３） （８ε・φｌ ／ｑ−Ｎ、 −Ｗ２ ） ”ｌ ）・
・・（１） ここで、 Ｗ、Ｌ：ｎ−チャネル領域２６の幅及び長さρＳ：ｎ”
″チャネル領域２６のシート抵抗ｑ：素電荷 Ｎｏ ：ｎ−チャネル領域２６の実効的な不純物ドープ
量 ε：多結晶ＳＬの誘電率 φ１ ：ｐ１ゲート領域２７とｎ−チャネル領域２６と
の間のｐｎ接合のビルトイン電圧上記（１）式で示され
る飽和ドレイン電流ＩＤ５Ｓの値は、ｎ−チャネル領域
２６の不純物ドープ量を調節することにより温度係数を
ゼロにすることができる。これにより温度依存性のない
定電流源手段３０を実現することができる。
そして、このようにして出力端子７から検出された電流
検出信号により演算増幅器８を介してゲート駆動回路２
から与えられる共通ゲート電圧がフィードバック制御さ
れて負荷電流ＩＬが所定の制限値内に精度よく制限され
る。
検出信号により演算増幅器８を介してゲート駆動回路２
から与えられる共通ゲート電圧がフィードバック制御さ
れて負荷電流ＩＬが所定の制限値内に精度よく制限され
る。
第５図には、この発明の第２実施例を示す。なお、第５
図において、前記第１図における機器及び回路素子等と
同一ないし均等のものは、前記と同一符号を以って示し
、重複した説明を省略する。
図において、前記第１図における機器及び回路素子等と
同一ないし均等のものは、前記と同一符号を以って示し
、重複した説明を省略する。
定電流源手段３０を構成する前述のＪＦＥＴ３１は、ロ
ーチャネル領域２６の長さしを長くすることにより、第
４図に示すようなシャープな電流検出特性を実現するこ
とができる。この実施例は、このようなシャープな電流
検出特性を有する定電流源手段３０を用いて、単純な回
路構成により負荷電流！Ｌの電流制限機能を実現するよ
うにしたものである。
ーチャネル領域２６の長さしを長くすることにより、第
４図に示すようなシャープな電流検出特性を実現するこ
とができる。この実施例は、このようなシャープな電流
検出特性を有する定電流源手段３０を用いて、単純な回
路構成により負荷電流！Ｌの電流制限機能を実現するよ
うにしたものである。
そして、この実施例では、共通ゲート１と低電位端子６
との間に、１個のｎｐｎ トランジスタ３５が接続され
、そのベースが電流検出信号の出力端子７に接続されて
いる。
との間に、１個のｎｐｎ トランジスタ３５が接続され
、そのベースが電流検出信号の出力端子７に接続されて
いる。
出力端子７からの電流検出信号によりｎｐｎ ）ランジ
スタ３５がオンに転じて共通ゲート１が低電位（ゼロＶ
）に落ち、負荷電流！Ｌが所定の制限値内に精度よく制
限される。
スタ３５がオンに転じて共通ゲート１が低電位（ゼロＶ
）に落ち、負荷電流！Ｌが所定の制限値内に精度よく制
限される。
この実施例では、ｎｐｎ）ランジスタ３５も同一チップ
に集積化することにより、よりコンパクトな電流リミッ
タ−付きのパワーＭＯ３ＦＥＴを実現することができる
。
に集積化することにより、よりコンパクトな電流リミッ
タ−付きのパワーＭＯ３ＦＥＴを実現することができる
。
次いで、第６図には、定電流源手段３０の第２の構成例
を示す。この構成例は、多結晶ＳｉのＪＦＥＴに代えて
多結晶ＳｔのＭＯＳＦＥＴ３２を用いたものである。
を示す。この構成例は、多結晶ＳｉのＪＦＥＴに代えて
多結晶ＳｔのＭＯＳＦＥＴ３２を用いたものである。
この第２の構成例に係るＭＥ Ｓ Ｆ ＥＴ３２は、前
述のＪＦＥＴがｐ＋アゲート域とチャネル領域の間のｐ
ｎ接合の空乏層幅を可変して定電流となるドレイン電流
を制御するのに対し、ｎ−チャネル領域２６とゲート金
属電極２２ｂの間のショットキ接合３６により空乏層幅
を制御してドレイン電流を所定の電流値に制御するもの
である。これについても前記（１）式と同様な飽和ドレ
イン電流ＩＤ５Ｓを求めることができる。
述のＪＦＥＴがｐ＋アゲート域とチャネル領域の間のｐ
ｎ接合の空乏層幅を可変して定電流となるドレイン電流
を制御するのに対し、ｎ−チャネル領域２６とゲート金
属電極２２ｂの間のショットキ接合３６により空乏層幅
を制御してドレイン電流を所定の電流値に制御するもの
である。これについても前記（１）式と同様な飽和ドレ
イン電流ＩＤ５Ｓを求めることができる。
第７図には、定電流源手段３０の第３の構成例を示す。
この構成例は、デプリーション型の多結晶ＳｉのＭＯＳ
ＦＥＴ３３により定電流源手段３０を構成したものであ
る。
ＦＥＴ３３により定電流源手段３０を構成したものであ
る。
デプリーション型のＭＯＳＦＥＴ３３はｎ−チャネル領
域２６上にゲート酸化膜３７を介して多結晶ＳＬのゲー
ト電極３８が形成されている。
域２６上にゲート酸化膜３７を介して多結晶ＳＬのゲー
ト電極３８が形成されている。
ｎ−チャネル領域２６は、イオン注入によりデプリーシ
ョン型になるように閾値制御がなされている。
ョン型になるように閾値制御がなされている。
以上、多結晶Ｓｌを用いた定電流源手段３０の各構成例
を述べたが、定電流源手段３０としては、この他に誘電
体分離構造等により、単結晶シリコンの基板内に形成し
たデバイスを用いることもできる。
を述べたが、定電流源手段３０としては、この他に誘電
体分離構造等により、単結晶シリコンの基板内に形成し
たデバイスを用いることもできる。
［発明の効果］
以上説明したように、この発明によれば、第２のＭＯＳ
ＦＥＴのソースに、所定の定電流に設定された定電流源
手段を接続し、モニター用電流である第２のドレイン電
流がその定電流を超えたときにフィードバック制御用の
電流検出信号を出力するようにしたので、モニター用電
流が所定値を超えたことを高精度でシャープに検出する
ことができて負荷電流を制限値内に精度よく制御するこ
とができるという利点がある。
ＦＥＴのソースに、所定の定電流に設定された定電流源
手段を接続し、モニター用電流である第２のドレイン電
流がその定電流を超えたときにフィードバック制御用の
電流検出信号を出力するようにしたので、モニター用電
流が所定値を超えたことを高精度でシャープに検出する
ことができて負荷電流を制限値内に精度よく制御するこ
とができるという利点がある。
第１図ないし第４図はこの発明に係る半導体装置の第１
実施例を示すもので、第１図は回路図、第２図は定電流
源手段の第１の構成例及び第２のＭＯＳＦＥＴの構成例
を示す縦断面図、第３図は上記定電流源手段の第１の構
成例の平面図、第４図は電流検出特性を示す特性図、第
５図はこの発明の第２実施例を示す回路図、第６図は定
電流源・手段の第２の構成例を示す縦断面図、第７図は
定電流源手段の第３の構成例を示す縦断面図である。 １：共通ゲート、 ２：ゲート駆動回路、３：共通ド
レイン、 ４：負荷抵抗、７：電流検出信号の出力端
子、 １０：第１のＭＯＳＦＥＴ。 ２０：第２のＭＯＳＦＥＴ。 ３０：定電流源手段、 ３１ ： ＪＦＥＴ （定電流源手段）、３２ ：ＭＥ
ＳＦＥＴ （定電流源手段）、３３：デプリーション型
ＭＯ８ＦＥＴ（定電流源手段）。 代理人 弁理士 三 好 秀 和第２図 第３図 第４図 第１図 第７図
実施例を示すもので、第１図は回路図、第２図は定電流
源手段の第１の構成例及び第２のＭＯＳＦＥＴの構成例
を示す縦断面図、第３図は上記定電流源手段の第１の構
成例の平面図、第４図は電流検出特性を示す特性図、第
５図はこの発明の第２実施例を示す回路図、第６図は定
電流源・手段の第２の構成例を示す縦断面図、第７図は
定電流源手段の第３の構成例を示す縦断面図である。 １：共通ゲート、 ２：ゲート駆動回路、３：共通ド
レイン、 ４：負荷抵抗、７：電流検出信号の出力端
子、 １０：第１のＭＯＳＦＥＴ。 ２０：第２のＭＯＳＦＥＴ。 ３０：定電流源手段、 ３１ ： ＪＦＥＴ （定電流源手段）、３２ ：ＭＥ
ＳＦＥＴ （定電流源手段）、３３：デプリーション型
ＭＯ８ＦＥＴ（定電流源手段）。 代理人 弁理士 三 好 秀 和第２図 第３図 第４図 第１図 第７図
Claims (1)
- 【特許請求の範囲】 負荷に供給する第１のドレイン電流が流れる第１のＭＯ
ＳＦＥＴと、 該第１のＭＯＳＦＥＴとゲート同士及びドレイン同士が
それぞれ共通接続され前記負荷への電流に比例した第２
のドレイン電流が流れる第２のＭＯＳＦＥＴと、 該第２のＭＯＳＦＥＴのソースに接続され前記第２のド
レイン電流が所定の定電流を超えたとき共通ゲート電圧
をフィードバック制御して前記負荷への電流を制限する
ための電流検出信号を出力する定電流源手段と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028693A JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028693A JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208977A true JPH02208977A (ja) | 1990-08-20 |
| JP2771574B2 JP2771574B2 (ja) | 1998-07-02 |
Family
ID=12255561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028693A Expired - Fee Related JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771574B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767545A (en) * | 1996-01-09 | 1998-06-16 | Nec Corporation | Power mosfet having current detection means |
| JP2010088272A (ja) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタの駆動装置および駆動方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117267A (en) * | 1979-02-27 | 1980-09-09 | Ates Componenti Elettron | Electron semiconductor element |
| JPS6214350A (ja) * | 1985-07-12 | 1987-01-22 | Hitachi Ltd | 光磁気記録媒体 |
| JPS6265517A (ja) * | 1985-09-17 | 1987-03-24 | Fuji Electric Co Ltd | 金属酸化半導体電界効果トランジスタの過負荷保護方式 |
| JPS62143450A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 複合半導体装置 |
| JPS6425071A (en) * | 1987-07-20 | 1989-01-27 | Sanyo Electric Co | Method for evaluating static characteristic of semiconductor device |
-
1989
- 1989-02-09 JP JP1028693A patent/JP2771574B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117267A (en) * | 1979-02-27 | 1980-09-09 | Ates Componenti Elettron | Electron semiconductor element |
| JPS6214350A (ja) * | 1985-07-12 | 1987-01-22 | Hitachi Ltd | 光磁気記録媒体 |
| JPS6265517A (ja) * | 1985-09-17 | 1987-03-24 | Fuji Electric Co Ltd | 金属酸化半導体電界効果トランジスタの過負荷保護方式 |
| JPS62143450A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 複合半導体装置 |
| JPS6425071A (en) * | 1987-07-20 | 1989-01-27 | Sanyo Electric Co | Method for evaluating static characteristic of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767545A (en) * | 1996-01-09 | 1998-06-16 | Nec Corporation | Power mosfet having current detection means |
| JP2010088272A (ja) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタの駆動装置および駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771574B2 (ja) | 1998-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5132753A (en) | Optimization of BV and RDS-on by graded doping in LDD and other high voltage ICs | |
| KR920005152B1 (ko) | 기준전압발생회로 | |
| US4451744A (en) | Monolithic integrated reference voltage source | |
| TW247368B (en) | Current regulating semiconductor integrate circuit device and fabrication method of the same | |
| JPH0666472B2 (ja) | 過電流保護機能を備えたｍｏｓｆｅｔ | |
| US20090302931A1 (en) | Low-power voltage reference | |
| JPH01321721A (ja) | 半導体時間遅延素子 | |
| KR900000063B1 (ko) | 반도체 집적회로에 사용된 반도체 저항요소 | |
| JP2002542644A (ja) | 電力スイッチング回路 | |
| US20020056885A1 (en) | Semiconductor integrated circuit device | |
| JPH08274330A (ja) | 半導体装置とその製造方法 | |
| JP2555366B2 (ja) | 処理選択可能温度係数を持った電流源 | |
| JPH04355968A (ja) | 電力用半導体装置 | |
| JPS6043693B2 (ja) | 駆動回路 | |
| GB1357553A (en) | Insulated-gate field effect transistors | |
| JPS5816565A (ja) | 絶縁ゲ−ト形電界効果トランジスタ | |
| JPH02208977A (ja) | 半導体装置 | |
| JP3223387B2 (ja) | 電流検出機能付電界効果トランジスタ | |
| EP0232378B1 (en) | Integrated-circuit having two nmos depletion mode transistors for producing a stable dc voltage | |
| JP2002231949A (ja) | 半導体装置 | |
| US3663888A (en) | All-fet linear voltage difference amplifier | |
| US6184558B1 (en) | Comparator having reduced offset voltage | |
| JPH0254969A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0350762A (ja) | 電流検出回路 | |
| KR930003573B1 (ko) | 고체촬상장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |