JPH02208944A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関するものである
。

〔従来の技術〕

第２図は従来の半導体装置の製造方法を示す断面図であ
り、多段リセス構造を有する半導体装置について、その
製造工程順に同図囚〜（Ｇ）で示す。

これらの図において、（１）はガリウム砒素などの基板
、（２１、（３）　、　（４）は基板（１）上に順次形
成された半導体活性層、窒化シリコン（Ｓ　ｉＮ）膜な
どのスペーサ層、レジスト層、（５）はレジスト層（４
）に形成された開口部％（６）は半導体活性層（２）に
形成された凹部、（７）は凹部（６）に形成された段部
、（８）はゲートを構成するためのゲート電極金属であ
る。なお、第２図（Ｇ）の左右図示外の所にソース、ド
レインが設けられてトランジスタが構成される。

次に製造工程について説明する。まず、第２図（４）の
ように基板（１）上に半導体活性層（２）を形成し、更
にその上に順次、スペーサ層（３）、レジスト層（４）
を積層した後、写真製版技術によりレジスト層（４）に
開口部（５）に形成する。次に開口部（５）の所で露出
したスペーサ層（３）に、レジスト層（４）をマスクと
した反応性イオンエツチング（ＲＩＥ）などのエツチン
グを行って同図（Ｂ）のように選択的に除去した後、こ
のスペーサ層（３）をマスクとしたエツチングにより、
同図（０のように半導体活性層（２）にＭＡの凹部（６
）を形成する。続いて、同図１のようにスペーサ層（３
）のみに選択的にサードエッチングを行って凹部（６）
に近接する部分を除去し、このスペーサ層（３）をマス
クとしたエツチングを行う。この時、同図（ト）のよう
に凹部（６）は幅Ｂに拡張されると共に、同図（Ｑの工
程で既に凹部（６）が形成されていた所が更に掘り下げ
られて凹部（６）の底面に段部（７）が形成される。次
いで、同図（ト）のようにレジスト層（４）上と、開口
部（５）の図において下方に当たる凹部（６）底面にゲ
ート電極金属の蒸着を行った後、リフトオフ法によりレ
ジスト層（４）とその上のゲート電極金属（８）を除去
し、凹部（６）底面に必要なゲート電極（８）を残して
同図（Ｇ）のようになる。

〔発明が解決しようとする課題〕

リセス構造を有する半導体装置においては、その素子性
能はリセス領域の幅、即ち、拡張後の凹部の幅に太き（
左右され、この幅を所望のとおりに得られるかどうかは
スペーサのサイドエッチ量をいかに良くコントロールで
きるかにかかつているが、従来の半導体装置の製造方法
は上記のように行ｐれているので、スペーサのサードエ
ッチングをウェットエツチングで行う場合はそのサイド
エッチ量を良（コントロールする事は困難であり、また
、ドライエツチングを行うとレジスト層もエツチングさ
れて薄くなり、そのためレジスト層上のゲート電極金属
と凹部底面のそれとがつながってしまい、リフトオフの
際に、凹部底面に残したゲート電極金属に突起などの変
形が生じるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、スペーサ層のサイドエッチ量のコントロール
が容易で、かつ、エツチングによるレジスト層の膜厚の
減少が少ない半導体装置の製造方法を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法はスペーサ層上に
積層された開口部を有するレジスト層上に保護膜を形成
した後、この保護膜のエツチングと上記開口部からのス
ペーサ層のサードエッチングとを同時に行い、このスペ
ーサ層のサードエッチングは、保護膜がエツチングによ
り、全面的に除去されるまで行うようにしたものである
。

〔作用〕

この発明に係る半導体装置の製造方法においては、保護
膜がエツチングにより全面的に除去されるまでスペーサ
層のサードエッチングを同時に行うので、スペーサ層の
サイドエッチ量は、スペーサ層のエツチングレートと保
護膜のエツチングレートの比および保護膜の厚さから定
まる量となる。。

また、レジスト層は程護膜によって保護されるので、エ
ツチングによる膜厚の減少が少（なる。

〔発明の実施例〕

以下、この発明の一実施例について説明する。

第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図であり、多段リセス構造の半導体装置に
ついて、その製造工程順齋こ同図（Ａ）〜（Ｃ）で示す
。これらの図にわいて、（１）〜（６１は第２図の場合
と同様であるので説明は省略する。（９）はレジスト層
（４）上と凹部（６）の底面にチタン（Ｔｉ）などで形
成された保護膜である。

次に製造工程について説明する。まず、第２図（３）〜
（Ｑの従来例・と同様の製造工程を実施する。その結果
、第１図に）に示したようになる。次に、図において上
方からチタンなどを蒸着して、第１図（Ｂ）のようにレ
ジスト層（４）上と凹部（６ン底血１こ保護膜（９）を
形成する。次工程において保護膜（９）がエッチ膜（９
）は、スペーサ層（３）のエツチングレートと保護膜（
９）のエツチングレートの比に応じて適切な厚さに形成
しておく。保護膜（９）にはエツチングレートの比較的
小さい材質のものを用い、従って、凹部（６）底面の保
護膜（９）がスペーサ層（３）に達する程の厚さを必要
とするようなことにはならない。続いて、ドライエツチ
ング法を用いて保護膜（９）のエツチングとスペーサ層
（３］のサードエッチングを同時に行うが、これは保護
膜（９）が第１図（０のように全面的に除去されるまで
行う。仁の時、レジスト層（４）は保護膜（９）によっ
て保護されるので、膜厚の減少は少ない。なお、保護膜
（９）が除去されたかどうかは、製品になるチップとは
別に図示しない同じ材質、同じ厚さの保護膜を設け、そ
の部分の色の変化をエツチング装置の窓から監視する方
法などにより検知できる。第１図Ｃ）は第２図（ハ）の
状態に相当し、その後は、第２図（ト）〜（Ｇ）で示し
たのと同様の工程により半導体装置の製造を行う。

なお、スペーサ層（３）とレジスト層（４）間の付着力
は弱いので、スペーサ層（３）のサードエッチングにウ
ェットエツチング法を用いる場合はエッチャントである
エツチング液のしみ込みが生じるという問題があるが、
この実施例ではドライエツチング法を用いているのでそ
のような問題はない。

また、上記実施例ではスペーサ層にＳｉＮを用いたがＳ
　ｉｏｌ　、　Ｓ　ｉＯＮなどを用いてもよいし、更に
、スペーサ層のサイドエラ・チングはＲＩＥで行ったが
、プラズマエツチング、あるいは反応性イオンビームエ
ツチング（ＲＩＢＥ）で行うようにしてもよい。

〔発明の効果〕

以上のようにこの発明によれば、レジスト層上に保護膜
を形成し、この保護膜がエツチングにより全面的に除去
されるまでスペーサ層のサードエッチングを同時に行う
ようにしたので、スペーサ層のサイドエッチ量は、スペ
ーサ層のエツチングレートと保護膜のエツチングレート
の比および保護膜の厚さから定まる量となり、従って、
保護膜を適切な膜厚に形成し、エツチングによる保護膜
の除去を監視することにより、スペーサ層のサイドエッ
チ量のコントロールを容易に行うことができ、また、レ
ジスト層は保護膜で保護されるのでエツチングによるレ
ジスト層の膜厚の減少が少くなる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図は従来の半導体レジスト層、（
５月よ開口部、（６月よ凹部、（７）は段部、（８）は
ゲート電極金属、（９月よ保護膜である。 なお、各図中同一符号は同−談たは相当部分を示す。 第１図 代理人　弁理士　　大　岩　増　雄 第２図 １事件の表示 平成　１年特許願第０２８８９１、 発明の名称 半導体装置の製造方法 ３補正をする者 事件との関係 住　　　所 名　　　称（６０１１ ４代理人 住 所

Claims (1)

【特許請求の範囲】
1. 基板上に形成された半導体活性層上にスペーサ層、レジ
   スト層を順次積層する工程、上記レジスト層に開口部を
   形成する工程、上記レジスト層をマスクとしてエッチン
   グにより上記スペーサ層を選択的に除去する工程、上記
   スペーサ層をマスクとしてエッチングにより上記半導体
   活性層に凹部を形成する工程、上記レジスト層上と上記
   凹部の底面に保護膜を形成する工程、上記保護膜にエッ
   チングを行うと同時に、この保護膜が全面的に除去され
   るまで上記スペーサ層にサードエッチングを行う工程、
   上記スペーサ層をマスクとしてエッチングにより上記凹
   部を拡張すると共に、段部を形成する工程、上記レジス
   ト層上と凹部の底面にゲート電極金属を蒸着する工程、
   上記レジスト層上のゲート電極金属をリフトオフ法によ
   り除去する工程から成る半導体装置の製造方法。