JPH02207563A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、高周波入力信号を受けて処理する半導体集
積回路に関し、特に高周波入力信号が伝送される伝送路
を終端する回路を備えた半導体集積回路に関する。

（従来の技術） 最近の電子機器では、データ処理の高速化が要求されて
いる。これにともなって、高電子移動度のガリウム・ヒ
素（Ｇａ　Ａｓ　）ＦＥＴを基本素子とした半導体集積
回路（以下ｒＧａ　Ａｓ　Ｉ　Ｃ４と呼ぶ）の開発が進
められている。このＧａ　ＡｓＩＣは、超高速ＩＣとし
て通信、計測、コンピュータ等の分野での応用が始まり
つつある。例えば、１０〜２０ＧＨｚ帯のマイクロ波を
直接分周できる分周器が作られている。

このように、超高速なＴＣはＧＨｚ帯の周波数の信号を
処理するために、実装技術もそれに対応したものが必要
となる。これまでの集積回路の実装技術は、実装によっ
てシステムの電気的特性が変わることがほとんどなかっ
た。しかしながら、超高速ＩＣの実装にあっては、信号
伝送路の特性インピーダンス等のパラメータが高周波に
対して大きな影響を与える。このため、超高速ＩＣの実
装によりシステムを設計する場合には、これらを考慮し
なければならない。

例えば、高周波の信号を処理する複数のＩＣをプリント
基板に実装する場合に、ＩＣ間を接続する配線路の特性
インピーダンスを考慮しないと、配線路を伝搬する信号
の一部が終端で反射されて、リンギングが発生する。そ
の結果、システムの誤動作を拓くおそれがある。

このため、すべての配線路の特性インピーダンスを同一
（例えば５０Ω）とし、かつ、この特性インピーダンス
で各々の配線路を終端する必要がある。すなわち、ＩＣ
の入力インピーダンスと配線路の特性インピーダンスと
を整合させなければならない。

終端の方法としては、従来から各々の方法が考えられて
いる。例えば第５図に示すように、ｖＣＯ（電圧制御発
振器）１が出力するＡＣ成分のみの高周波信号をＧａＡ
ｓ１Ｃで構成された分周器３が受信するような場合には
、「容量結合」と呼ばれる終端回路５が使われている。

この終端回路５は、ＶＣＯＩと分周器３との伝送線路７
における分周器３の近傍に挿入されている。すなわち、
終端回路５は伝送線路７の終端に設けられている。終端
回路５は、ＶＣＯＩと分周器３とを結合させ、ＶＣＯｌ
の発振周波数に対して無視できるインピーダンスをもつ
容量Ｃｃと、伝送線路７の特性インピーダンスと同じイ
ンピーダンス（例えば５０Ω）の終端抵抗Ｒと、伝送線
路７の特性インピーダンスよりもかなり小さなインピー
ダンス値をもつ容量ＣＢとから構成されている。終端抵
抗Ｒと容量Ｃ８は、分周器３の入力ＦＥＴ９に接続され
る入力ピン側の伝送線路７とグランドとの間に直列接続
され、直列接続点に所定の終端電圧ｖ７Ｔが与えられて
いる。

このような構成にあって、ＶＣＯＩから出力された分周
器３への入力信号は、入力端■を介して終端回路５に与
えられて、結合容量Ｃｃ及び終端抵抗Ｒを介して終端電
圧ｖｒｔに終端される。また、入力ＦＥＴ９のスイッチ
ングノイズは、容量ＣＢを介してグランドに導かれて、
終端電圧ＶＴＴの変動を防止している。

（発明が解決しようとする課題） 上記したように、従来の終端回路５にあっては、第５図
に示すように、分周器３の入力ＦＥＴ９に接続される入
力ピンの近傍に配置されていた。

このため、終端回路５の出力側（第５図中の０点）−分
周器３の入力ビンー人カビンと入力パッドを接続するボ
ンディングワイヤー人カバツド→入カバッドと入力ＦＥ
Ｔのゲートを接続する配線−人力ＦＥＴのゲート（第５
図中の０点）の間は、オーブンスタブ状態となる。

これにより、入力信号の周波数が１０ＧＨｚを越えると
、０点と０点に生じたオーブンスタブ状態が信号伝搬に
対して無視できなくなる。したがって、０点と■点間で
入力信号の反射やリンギングが発生して、信号伝搬の遅
延や誤動作を招くおそれがあった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、占有面積の大型化を招くこ
となく、高周波入力信号に対してリンギングや反射を低
減して、高速で正常に動作することができる半導体集積
回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、基板と、この
基板上に形成されたグランド配線路と、このグランド配
線路の隣接した基板上に形成され、入力信号が伝送され
る伝送線路のインピーダンスを有する抵抗及び前記グラ
ンド配線路を一方の電極とする容量を直列接続してこの
直列接続点に所定の終端電圧を与えて伝送線路を終端す
る回路とを備えるに当たり、前記容量が前記グランド配
線路に積層して形成されたことを特徴とする半導体集積
回路を提供するものである。

（作用） 上記構成において、この発明は、人力信号を回路内に伝
送する伝送線路を終端する終端抵抗と容量をチップ内の
入力段の近傍に形成し、容量の一方の電極を人力段の周
辺に配置形成されたグランド配線路として形成するよう
にしている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る半導体集積回路の要
部配置構成を示す図であり、第２図は第１図に示す回路
のパターンレイアウトを示す図である。両図に示す実施
例は、終端回路を構成する終端抵抗Ｒと容量ＣＢを、高
周波の人力信号を高速に処理する例えばＧａＡｓＩＣチ
ップ１１内の人力段の直前に配置形成したものである。

第１図において、終端回路を構成する結合容量Ｃｃは、
ＩＣチップ１１の外に設けられている。

一方、終端抵抗Ｒと人力ＦＥＴ９のスイッチング雑音を
吸収する容量Ｃ５とは、人力パッド１３と入力ＦＥＴ９
を接続する配線路とグランド間に直列接続されて、ＩＣ
チップ１１内に配置形成されている。終端抵抗Ｒと容量
Ｃｓとの直列接続点には、終端電圧ｖＴ丁が与えられて
いる。

次に、このような構成をＩＣチップ１１内で配置形成す
るための一方法を、第２図及び第２図中のｘ−ｘ’断面
を示す第３図を参照して説明する。

まず、半絶縁性のＱａ　Ａｓ基板にシリコン（Ｓｌ　）
イオンを例えば加速エネルギー５０ＫｅＶでドーズ量２
×１０Ｉ２■−２の条件にてイオン注入を行ない、ＦＥ
Ｔ（電界効果トランジスタ）のソース領域及びドレイン
領域となるｎ型の導電層（活性層）１５と、例えば５０
Ωのインピーダンスを有する終端抵抗Ｒのｎ型の導電層
１７を形成する。次に、ＦＥＴのゲート電極１つを窒化
タングステンで形成した後、ＦＥＴのソース及びドレイ
ン電極と終端抵抗Ｒ両端の電極となるオーミック電極を
、下からＡｕＧｅ／Ａｕを積層して形成する。

次に、入力パッド１３と入力ＦＥＴ９のゲート電極１９
及び、入力パッド１３と終端抵抗Ｒを、下からＴＩ／Ｐ
ｔ／Ａｕの３層構造からなる第１層目の配線層２１によ
って接続する。また、容量ＣＢの一方の電極となる第１
層目の配線層２１を、終端抵抗Ｒの一端から延長してＧ
ａ　Ａｓ基板上に矩形状に形成する。次に、この矩形状
の配線層２１の上部に、６０００人の厚さの５ｔｏ２膜
を常圧のＣＶＤ法によって形成する。この８１０２膜は
、容量ＣＢの層間絶縁膜となるものである。

ここで、容量Ｃ，の容量値と占有面積について説明する 容量ＣＢが有するインピーダンス（Ｚ）は、Ｉ２１−１
／２πｆＣ，（Ω） で表わされる。ｆは与えられる信号の周波数であり、Ｃ
Ｂは容量値である。

ここで、例えば１２ＧＨｚの入力信号を処理するものと
し、容量ＣＢのインピーダンスを終端抵抗値（例えば５
０Ωとする）の約５％程度以下に設定する。このような
場合には、ｃＢ−’３ｐＦ’。

Ｉ２１−２．６Ωとなる。

一方、容量ＣＢの容量値は、平行平板の近似として、次
式によって表わされる。

ＣＢ″ε０εＳ・Ａ／ｄＯｘ ここで、ε〇−真空中の誘電率、εＳ−層間絶縁膜の比
誘電率、ｄｏｘ−層間絶縁膜の厚さ、Ａ−両電極間の対
向面積とする。

上記の式にあって、ｄｏｘ−６０００人でＣＢ−５９Ｆ
の容量値を得るためには、Ａ−５Ｘ１０４μ２としなけ
ればならない。したがって、層間絶縁膜の厚さを６００
０人としたのでは、容量ＣＢを形成するために、極めて
大きな占有面積が必要になってしまう。

そこで、この実施例では、第３図に示すように、層間絶
縁膜２３となる５ｔｏ２膜を選択的に反応性イオンエツ
チングによって１０００人の厚さに薄層化した。これに
より、単位面積当りの容量を６倍にすることができる。

したがって、容量ＣＢを５９Ｆとするためには、Ａ→８
４００μ２程度となり、前述したものに比べて１７６の
面積で形成することが可能となる。

ゆえに、薄層化した層間絶縁膜２３の上部を通過するよ
うにして、ＩＣチップ１１のグランド配線となり第１層
目の配線層２１と同一構造の第２層目の配線層２５を１
００μの線巾（Ｗ）で形成し、容量ＣＢの占有面積を８
０μ×１４０μの矩形状に形成している。

このように、この実施例では、容量ＣＢを形成する上で
の特徴として、容量ＣＢの接地された一方の電極をＩＣ
チップ１１のグランド配線となる第２層目の配線層２５
としていることにある。すなわち、グランド配線を容量
ＣＢの電極に利用したことにある。これにより、容量Ｃ
Ｂを形成するためのスペースを確保する必要はなくなり
、終端回路をチップ内に形成することによって、チップ
面積が大幅に増大するということはな（なる。

一方、終端電圧ｖ７．は、終端抵抗Ｒと容量ＣＢの一方
の電極となる第１層目の配線層２１との接続部２７に接
続された終端電圧供給線２９から与えられる。

このようにして、終端回路の終端抵抗Ｒと容量Ｃａを入
力ＦＥＴ９の直前に配置形成することにより、従来にお
いて生じていたオーブンスタブ領域が大幅に小さくなる
。これにより、入力信号が１２ＧＨｚでの入力電圧感度
は、従来に比べて８ｄＢ程度改善することができる。

第４図はこの発明の他の実施例に係る半導体集積回路の
要部構成を示す図であり、第４図（Ａ）は回路構成を示
す回路図、第４図（Ｂ）は第４図（Ａ）に示す回路のパ
ターンレイアウトを示す図である。

この実施例の特徴とするところは、前述した実施例で示
した終端電圧ｖＴ７を供給する終端電圧供給線２９を形
成せず、ＩＣチップ１１の周辺に配置形成される電源配
線及びグランド配線を利用して、終端電圧７７丁を各々
の信号入力部で生成し供給するようにしたことにある。

第４図（Ａ）において、終端電圧ＶＴＴは電源Ｖｄｄと
グランドとの間に直列接続された抵抗ＲＩ。

Ｒ２によって、電源電圧を抵抗分割して生成されており
、直列接続点から終端抵抗Ｒに供給されている。ここで
、抵抗ＲＩ　＊　Ｒ２は、その抵抗値が終端抵抗Ｒに比
べて十分に小さく設定する必要がある。これは、抵抗Ｒ
１ｔ　Ｒ２の抵抗値が終端抵抗Ｒに比べて十分に小さく
ないと、終端電圧ＶＴＴの変動が大きくなるためである
。

このような抵抗Ｒ１＋　Ｒ２は、ＩＣチップ１１内のＦ
ＥＴ及び終端抵抗Ｒのｎ型導電層とは異なる条件でのイ
オン注入、例えば１２０ＫｅＶで５Ｘ　１０１３ａｍ−
’のイオン注入によって、第４図（Ｂ）に示すように、
終端抵抗Ｒと容量ＣＢとの接続部２７と電源配線３１及
びグランド配線２５とを接続するように形成している。

このような実施例では、前述した実施例と同様な効果が
得られるとともに、終端電圧ＶＴＴを供給するための専
用の配線路が不要となる。これにより、終端抵抗Ｒと容
量ＣＢをＩＣチップ１１内に形成することによるチップ
面積の増大を、前述した実施例に比べて抑えることがで
きるようになる。

［発明の効果］ 以上説明したように、この発明は、入力信号を回路内に
伝送する伝送線路を終端する終端抵抗と容量をチップ内
の入力段の近傍に形成するようにしたので、伝送線路の
オーブンスタブ状態となる領域が大幅に少なくなる。こ
れにより、入力信号の反射やリンギングが低減されて誤
動作が防止され、高速で正常に動作することができるよ
うになる。

また、容量の一方の電極を入力段の周辺に配置形成され
たグランド配線路を用いて形成するようにしたので、終
端抵抗と容量をチップ内に形成しても、チップ面積の増
大を抑制することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体集積回路の要
部配置構成を示す図、第２図は第１図に示す回路のパタ
ーンレイアウトを示す図、第３図は第２図におけるｘ−
ｘ’の断面図、第４図はこの発明の他の実施例に係る半
導体集積回路の要部配置構成を示す図、第５図は従来の
半導体集積回路に用いられる終端回路の一構成例を示す
図である。 ９・・・入力ＦＥＴ １１−Ｇａ　Ａｓ　Ｉ　Ｃチップ ２５・・・グランド配線 Ｒ・・・終端抵抗 ＣＢ・・・容量 Ｗ ９人力ＦＥＴ 第４図（Ａ）

Claims (3)

【特許請求の範囲】
1. （１）基板と、この基板上に形成されたグランド配線路
   と、このグランド配線路の隣接した基板上に形成され、
   入力信号が伝送される伝送線路のインピーダンスを有す
   る抵抗及び前記グランド配線路を一方の電極とする容量
   を直列接続してこの直列接続点に所定の終端電圧を与え
   て伝送線路を終端する回路とを備えるに当たり、前記容
   量が前記グランド配線路に積層して形成されたことを特
   徴とする半導体集積回路。
2. （２）前記容量は、その層間絶縁膜をエッチング処理に
   より薄層化して形成したことを特徴とする請求項１記載
   の半導体集積回路。
3. （３）前記終端電圧は、入力段の周辺に配置形成された
   電源配線路とグランド配線路との間に直列接続されて形
   成された抵抗の直列接続点から得ることを特徴とする請
   求項１記載の半導体集積回路。