JPH02207563A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02207563A JPH02207563A JP2659689A JP2659689A JPH02207563A JP H02207563 A JPH02207563 A JP H02207563A JP 2659689 A JP2659689 A JP 2659689A JP 2659689 A JP2659689 A JP 2659689A JP H02207563 A JPH02207563 A JP H02207563A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、高周波入力信号を受けて処理する半導体集
積回路に関し、特に高周波入力信号が伝送される伝送路
を終端する回路を備えた半導体集積回路に関する。
積回路に関し、特に高周波入力信号が伝送される伝送路
を終端する回路を備えた半導体集積回路に関する。
(従来の技術)
最近の電子機器では、データ処理の高速化が要求されて
いる。これにともなって、高電子移動度のガリウム・ヒ
素(Ga As )FETを基本素子とした半導体集積
回路(以下rGa As I C4と呼ぶ)の開発が進
められている。このGa AsICは、超高速ICとし
て通信、計測、コンピュータ等の分野での応用が始まり
つつある。例えば、10〜20GHz帯のマイクロ波を
直接分周できる分周器が作られている。
いる。これにともなって、高電子移動度のガリウム・ヒ
素(Ga As )FETを基本素子とした半導体集積
回路(以下rGa As I C4と呼ぶ)の開発が進
められている。このGa AsICは、超高速ICとし
て通信、計測、コンピュータ等の分野での応用が始まり
つつある。例えば、10〜20GHz帯のマイクロ波を
直接分周できる分周器が作られている。
このように、超高速なTCはGHz帯の周波数の信号を
処理するために、実装技術もそれに対応したものが必要
となる。これまでの集積回路の実装技術は、実装によっ
てシステムの電気的特性が変わることがほとんどなかっ
た。しかしながら、超高速ICの実装にあっては、信号
伝送路の特性インピーダンス等のパラメータが高周波に
対して大きな影響を与える。このため、超高速ICの実
装によりシステムを設計する場合には、これらを考慮し
なければならない。
処理するために、実装技術もそれに対応したものが必要
となる。これまでの集積回路の実装技術は、実装によっ
てシステムの電気的特性が変わることがほとんどなかっ
た。しかしながら、超高速ICの実装にあっては、信号
伝送路の特性インピーダンス等のパラメータが高周波に
対して大きな影響を与える。このため、超高速ICの実
装によりシステムを設計する場合には、これらを考慮し
なければならない。
例えば、高周波の信号を処理する複数のICをプリント
基板に実装する場合に、IC間を接続する配線路の特性
インピーダンスを考慮しないと、配線路を伝搬する信号
の一部が終端で反射されて、リンギングが発生する。そ
の結果、システムの誤動作を拓くおそれがある。
基板に実装する場合に、IC間を接続する配線路の特性
インピーダンスを考慮しないと、配線路を伝搬する信号
の一部が終端で反射されて、リンギングが発生する。そ
の結果、システムの誤動作を拓くおそれがある。
このため、すべての配線路の特性インピーダンスを同一
(例えば50Ω)とし、かつ、この特性インピーダンス
で各々の配線路を終端する必要がある。すなわち、IC
の入力インピーダンスと配線路の特性インピーダンスと
を整合させなければならない。
(例えば50Ω)とし、かつ、この特性インピーダンス
で各々の配線路を終端する必要がある。すなわち、IC
の入力インピーダンスと配線路の特性インピーダンスと
を整合させなければならない。
終端の方法としては、従来から各々の方法が考えられて
いる。例えば第5図に示すように、vCO(電圧制御発
振器)1が出力するAC成分のみの高周波信号をGaA
s1Cで構成された分周器3が受信するような場合には
、「容量結合」と呼ばれる終端回路5が使われている。
いる。例えば第5図に示すように、vCO(電圧制御発
振器)1が出力するAC成分のみの高周波信号をGaA
s1Cで構成された分周器3が受信するような場合には
、「容量結合」と呼ばれる終端回路5が使われている。
この終端回路5は、VCOIと分周器3との伝送線路7
における分周器3の近傍に挿入されている。すなわち、
終端回路5は伝送線路7の終端に設けられている。終端
回路5は、VCOIと分周器3とを結合させ、VCOl
の発振周波数に対して無視できるインピーダンスをもつ
容量Ccと、伝送線路7の特性インピーダンスと同じイ
ンピーダンス(例えば50Ω)の終端抵抗Rと、伝送線
路7の特性インピーダンスよりもかなり小さなインピー
ダンス値をもつ容量CBとから構成されている。終端抵
抗Rと容量C8は、分周器3の入力FET9に接続され
る入力ピン側の伝送線路7とグランドとの間に直列接続
され、直列接続点に所定の終端電圧v7Tが与えられて
いる。
における分周器3の近傍に挿入されている。すなわち、
終端回路5は伝送線路7の終端に設けられている。終端
回路5は、VCOIと分周器3とを結合させ、VCOl
の発振周波数に対して無視できるインピーダンスをもつ
容量Ccと、伝送線路7の特性インピーダンスと同じイ
ンピーダンス(例えば50Ω)の終端抵抗Rと、伝送線
路7の特性インピーダンスよりもかなり小さなインピー
ダンス値をもつ容量CBとから構成されている。終端抵
抗Rと容量C8は、分周器3の入力FET9に接続され
る入力ピン側の伝送線路7とグランドとの間に直列接続
され、直列接続点に所定の終端電圧v7Tが与えられて
いる。
このような構成にあって、VCOIから出力された分周
器3への入力信号は、入力端■を介して終端回路5に与
えられて、結合容量Cc及び終端抵抗Rを介して終端電
圧vrtに終端される。また、入力FET9のスイッチ
ングノイズは、容量CBを介してグランドに導かれて、
終端電圧VTTの変動を防止している。
器3への入力信号は、入力端■を介して終端回路5に与
えられて、結合容量Cc及び終端抵抗Rを介して終端電
圧vrtに終端される。また、入力FET9のスイッチ
ングノイズは、容量CBを介してグランドに導かれて、
終端電圧VTTの変動を防止している。
(発明が解決しようとする課題)
上記したように、従来の終端回路5にあっては、第5図
に示すように、分周器3の入力FET9に接続される入
力ピンの近傍に配置されていた。
に示すように、分周器3の入力FET9に接続される入
力ピンの近傍に配置されていた。
このため、終端回路5の出力側(第5図中の0点)−分
周器3の入力ビンー人カビンと入力パッドを接続するボ
ンディングワイヤー人カバツド→入カバッドと入力FE
Tのゲートを接続する配線−人力FETのゲート(第5
図中の0点)の間は、オーブンスタブ状態となる。
周器3の入力ビンー人カビンと入力パッドを接続するボ
ンディングワイヤー人カバツド→入カバッドと入力FE
Tのゲートを接続する配線−人力FETのゲート(第5
図中の0点)の間は、オーブンスタブ状態となる。
これにより、入力信号の周波数が10GHzを越えると
、0点と0点に生じたオーブンスタブ状態が信号伝搬に
対して無視できなくなる。したがって、0点と■点間で
入力信号の反射やリンギングが発生して、信号伝搬の遅
延や誤動作を招くおそれがあった。
、0点と0点に生じたオーブンスタブ状態が信号伝搬に
対して無視できなくなる。したがって、0点と■点間で
入力信号の反射やリンギングが発生して、信号伝搬の遅
延や誤動作を招くおそれがあった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、占有面積の大型化を招くこ
となく、高周波入力信号に対してリンギングや反射を低
減して、高速で正常に動作することができる半導体集積
回路を提供することにある。
、その目的とするところは、占有面積の大型化を招くこ
となく、高周波入力信号に対してリンギングや反射を低
減して、高速で正常に動作することができる半導体集積
回路を提供することにある。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、この発明は、基板と、この
基板上に形成されたグランド配線路と、このグランド配
線路の隣接した基板上に形成され、入力信号が伝送され
る伝送線路のインピーダンスを有する抵抗及び前記グラ
ンド配線路を一方の電極とする容量を直列接続してこの
直列接続点に所定の終端電圧を与えて伝送線路を終端す
る回路とを備えるに当たり、前記容量が前記グランド配
線路に積層して形成されたことを特徴とする半導体集積
回路を提供するものである。
基板上に形成されたグランド配線路と、このグランド配
線路の隣接した基板上に形成され、入力信号が伝送され
る伝送線路のインピーダンスを有する抵抗及び前記グラ
ンド配線路を一方の電極とする容量を直列接続してこの
直列接続点に所定の終端電圧を与えて伝送線路を終端す
る回路とを備えるに当たり、前記容量が前記グランド配
線路に積層して形成されたことを特徴とする半導体集積
回路を提供するものである。
(作用)
上記構成において、この発明は、人力信号を回路内に伝
送する伝送線路を終端する終端抵抗と容量をチップ内の
入力段の近傍に形成し、容量の一方の電極を人力段の周
辺に配置形成されたグランド配線路として形成するよう
にしている。
送する伝送線路を終端する終端抵抗と容量をチップ内の
入力段の近傍に形成し、容量の一方の電極を人力段の周
辺に配置形成されたグランド配線路として形成するよう
にしている。
(実施例)
以下、図面を用いてこの発明の詳細な説明する。
第1図はこの発明の一実施例に係る半導体集積回路の要
部配置構成を示す図であり、第2図は第1図に示す回路
のパターンレイアウトを示す図である。両図に示す実施
例は、終端回路を構成する終端抵抗Rと容量CBを、高
周波の人力信号を高速に処理する例えばGaAsICチ
ップ11内の人力段の直前に配置形成したものである。
部配置構成を示す図であり、第2図は第1図に示す回路
のパターンレイアウトを示す図である。両図に示す実施
例は、終端回路を構成する終端抵抗Rと容量CBを、高
周波の人力信号を高速に処理する例えばGaAsICチ
ップ11内の人力段の直前に配置形成したものである。
第1図において、終端回路を構成する結合容量Ccは、
ICチップ11の外に設けられている。
ICチップ11の外に設けられている。
一方、終端抵抗Rと人力FET9のスイッチング雑音を
吸収する容量C5とは、人力パッド13と入力FET9
を接続する配線路とグランド間に直列接続されて、IC
チップ11内に配置形成されている。終端抵抗Rと容量
Csとの直列接続点には、終端電圧vT丁が与えられて
いる。
吸収する容量C5とは、人力パッド13と入力FET9
を接続する配線路とグランド間に直列接続されて、IC
チップ11内に配置形成されている。終端抵抗Rと容量
Csとの直列接続点には、終端電圧vT丁が与えられて
いる。
次に、このような構成をICチップ11内で配置形成す
るための一方法を、第2図及び第2図中のx−x’断面
を示す第3図を参照して説明する。
るための一方法を、第2図及び第2図中のx−x’断面
を示す第3図を参照して説明する。
まず、半絶縁性のQa As基板にシリコン(Sl )
イオンを例えば加速エネルギー50KeVでドーズ量2
×10I2■−2の条件にてイオン注入を行ない、FE
T(電界効果トランジスタ)のソース領域及びドレイン
領域となるn型の導電層(活性層)15と、例えば50
Ωのインピーダンスを有する終端抵抗Rのn型の導電層
17を形成する。次に、FETのゲート電極1つを窒化
タングステンで形成した後、FETのソース及びドレイ
ン電極と終端抵抗R両端の電極となるオーミック電極を
、下からAuGe/Auを積層して形成する。
イオンを例えば加速エネルギー50KeVでドーズ量2
×10I2■−2の条件にてイオン注入を行ない、FE
T(電界効果トランジスタ)のソース領域及びドレイン
領域となるn型の導電層(活性層)15と、例えば50
Ωのインピーダンスを有する終端抵抗Rのn型の導電層
17を形成する。次に、FETのゲート電極1つを窒化
タングステンで形成した後、FETのソース及びドレイ
ン電極と終端抵抗R両端の電極となるオーミック電極を
、下からAuGe/Auを積層して形成する。
次に、入力パッド13と入力FET9のゲート電極19
及び、入力パッド13と終端抵抗Rを、下からTI/P
t/Auの3層構造からなる第1層目の配線層21によ
って接続する。また、容量CBの一方の電極となる第1
層目の配線層21を、終端抵抗Rの一端から延長してG
a As基板上に矩形状に形成する。次に、この矩形状
の配線層21の上部に、6000人の厚さの5to2膜
を常圧のCVD法によって形成する。この8102膜は
、容量CBの層間絶縁膜となるものである。
及び、入力パッド13と終端抵抗Rを、下からTI/P
t/Auの3層構造からなる第1層目の配線層21によ
って接続する。また、容量CBの一方の電極となる第1
層目の配線層21を、終端抵抗Rの一端から延長してG
a As基板上に矩形状に形成する。次に、この矩形状
の配線層21の上部に、6000人の厚さの5to2膜
を常圧のCVD法によって形成する。この8102膜は
、容量CBの層間絶縁膜となるものである。
ここで、容量C,の容量値と占有面積について説明する
容量CBが有するインピーダンス(Z)は、I21−1
/2πfC,(Ω) で表わされる。fは与えられる信号の周波数であり、C
Bは容量値である。
/2πfC,(Ω) で表わされる。fは与えられる信号の周波数であり、C
Bは容量値である。
ここで、例えば12GHzの入力信号を処理するものと
し、容量CBのインピーダンスを終端抵抗値(例えば5
0Ωとする)の約5%程度以下に設定する。このような
場合には、cB−’3pF’。
し、容量CBのインピーダンスを終端抵抗値(例えば5
0Ωとする)の約5%程度以下に設定する。このような
場合には、cB−’3pF’。
I21−2.6Ωとなる。
一方、容量CBの容量値は、平行平板の近似として、次
式によって表わされる。
式によって表わされる。
CB″ε0εS・A/dOx
ここで、ε〇−真空中の誘電率、εS−層間絶縁膜の比
誘電率、dox−層間絶縁膜の厚さ、A−両電極間の対
向面積とする。
誘電率、dox−層間絶縁膜の厚さ、A−両電極間の対
向面積とする。
上記の式にあって、dox−6000人でCB−59F
の容量値を得るためには、A−5X104μ2としなけ
ればならない。したがって、層間絶縁膜の厚さを600
0人としたのでは、容量CBを形成するために、極めて
大きな占有面積が必要になってしまう。
の容量値を得るためには、A−5X104μ2としなけ
ればならない。したがって、層間絶縁膜の厚さを600
0人としたのでは、容量CBを形成するために、極めて
大きな占有面積が必要になってしまう。
そこで、この実施例では、第3図に示すように、層間絶
縁膜23となる5to2膜を選択的に反応性イオンエツ
チングによって1000人の厚さに薄層化した。これに
より、単位面積当りの容量を6倍にすることができる。
縁膜23となる5to2膜を選択的に反応性イオンエツ
チングによって1000人の厚さに薄層化した。これに
より、単位面積当りの容量を6倍にすることができる。
したがって、容量CBを59Fとするためには、A→8
400μ2程度となり、前述したものに比べて176の
面積で形成することが可能となる。
400μ2程度となり、前述したものに比べて176の
面積で形成することが可能となる。
ゆえに、薄層化した層間絶縁膜23の上部を通過するよ
うにして、ICチップ11のグランド配線となり第1層
目の配線層21と同一構造の第2層目の配線層25を1
00μの線巾(W)で形成し、容量CBの占有面積を8
0μ×140μの矩形状に形成している。
うにして、ICチップ11のグランド配線となり第1層
目の配線層21と同一構造の第2層目の配線層25を1
00μの線巾(W)で形成し、容量CBの占有面積を8
0μ×140μの矩形状に形成している。
このように、この実施例では、容量CBを形成する上で
の特徴として、容量CBの接地された一方の電極をIC
チップ11のグランド配線となる第2層目の配線層25
としていることにある。すなわち、グランド配線を容量
CBの電極に利用したことにある。これにより、容量C
Bを形成するためのスペースを確保する必要はなくなり
、終端回路をチップ内に形成することによって、チップ
面積が大幅に増大するということはな(なる。
の特徴として、容量CBの接地された一方の電極をIC
チップ11のグランド配線となる第2層目の配線層25
としていることにある。すなわち、グランド配線を容量
CBの電極に利用したことにある。これにより、容量C
Bを形成するためのスペースを確保する必要はなくなり
、終端回路をチップ内に形成することによって、チップ
面積が大幅に増大するということはな(なる。
一方、終端電圧v7.は、終端抵抗Rと容量CBの一方
の電極となる第1層目の配線層21との接続部27に接
続された終端電圧供給線29から与えられる。
の電極となる第1層目の配線層21との接続部27に接
続された終端電圧供給線29から与えられる。
このようにして、終端回路の終端抵抗Rと容量Caを入
力FET9の直前に配置形成することにより、従来にお
いて生じていたオーブンスタブ領域が大幅に小さくなる
。これにより、入力信号が12GHzでの入力電圧感度
は、従来に比べて8dB程度改善することができる。
力FET9の直前に配置形成することにより、従来にお
いて生じていたオーブンスタブ領域が大幅に小さくなる
。これにより、入力信号が12GHzでの入力電圧感度
は、従来に比べて8dB程度改善することができる。
第4図はこの発明の他の実施例に係る半導体集積回路の
要部構成を示す図であり、第4図(A)は回路構成を示
す回路図、第4図(B)は第4図(A)に示す回路のパ
ターンレイアウトを示す図である。
要部構成を示す図であり、第4図(A)は回路構成を示
す回路図、第4図(B)は第4図(A)に示す回路のパ
ターンレイアウトを示す図である。
この実施例の特徴とするところは、前述した実施例で示
した終端電圧vT7を供給する終端電圧供給線29を形
成せず、ICチップ11の周辺に配置形成される電源配
線及びグランド配線を利用して、終端電圧77丁を各々
の信号入力部で生成し供給するようにしたことにある。
した終端電圧vT7を供給する終端電圧供給線29を形
成せず、ICチップ11の周辺に配置形成される電源配
線及びグランド配線を利用して、終端電圧77丁を各々
の信号入力部で生成し供給するようにしたことにある。
第4図(A)において、終端電圧VTTは電源Vddと
グランドとの間に直列接続された抵抗RI。
グランドとの間に直列接続された抵抗RI。
R2によって、電源電圧を抵抗分割して生成されており
、直列接続点から終端抵抗Rに供給されている。ここで
、抵抗RI * R2は、その抵抗値が終端抵抗Rに比
べて十分に小さく設定する必要がある。これは、抵抗R
1t R2の抵抗値が終端抵抗Rに比べて十分に小さく
ないと、終端電圧VTTの変動が大きくなるためである
。
、直列接続点から終端抵抗Rに供給されている。ここで
、抵抗RI * R2は、その抵抗値が終端抵抗Rに比
べて十分に小さく設定する必要がある。これは、抵抗R
1t R2の抵抗値が終端抵抗Rに比べて十分に小さく
ないと、終端電圧VTTの変動が大きくなるためである
。
このような抵抗R1+ R2は、ICチップ11内のF
ET及び終端抵抗Rのn型導電層とは異なる条件でのイ
オン注入、例えば120KeVで5X 1013am−
’のイオン注入によって、第4図(B)に示すように、
終端抵抗Rと容量CBとの接続部27と電源配線31及
びグランド配線25とを接続するように形成している。
ET及び終端抵抗Rのn型導電層とは異なる条件でのイ
オン注入、例えば120KeVで5X 1013am−
’のイオン注入によって、第4図(B)に示すように、
終端抵抗Rと容量CBとの接続部27と電源配線31及
びグランド配線25とを接続するように形成している。
このような実施例では、前述した実施例と同様な効果が
得られるとともに、終端電圧VTTを供給するための専
用の配線路が不要となる。これにより、終端抵抗Rと容
量CBをICチップ11内に形成することによるチップ
面積の増大を、前述した実施例に比べて抑えることがで
きるようになる。
得られるとともに、終端電圧VTTを供給するための専
用の配線路が不要となる。これにより、終端抵抗Rと容
量CBをICチップ11内に形成することによるチップ
面積の増大を、前述した実施例に比べて抑えることがで
きるようになる。
[発明の効果]
以上説明したように、この発明は、入力信号を回路内に
伝送する伝送線路を終端する終端抵抗と容量をチップ内
の入力段の近傍に形成するようにしたので、伝送線路の
オーブンスタブ状態となる領域が大幅に少なくなる。こ
れにより、入力信号の反射やリンギングが低減されて誤
動作が防止され、高速で正常に動作することができるよ
うになる。
伝送する伝送線路を終端する終端抵抗と容量をチップ内
の入力段の近傍に形成するようにしたので、伝送線路の
オーブンスタブ状態となる領域が大幅に少なくなる。こ
れにより、入力信号の反射やリンギングが低減されて誤
動作が防止され、高速で正常に動作することができるよ
うになる。
また、容量の一方の電極を入力段の周辺に配置形成され
たグランド配線路を用いて形成するようにしたので、終
端抵抗と容量をチップ内に形成しても、チップ面積の増
大を抑制することができる。
たグランド配線路を用いて形成するようにしたので、終
端抵抗と容量をチップ内に形成しても、チップ面積の増
大を抑制することができる。
第1図はこの発明の一実施例に係る半導体集積回路の要
部配置構成を示す図、第2図は第1図に示す回路のパタ
ーンレイアウトを示す図、第3図は第2図におけるx−
x’の断面図、第4図はこの発明の他の実施例に係る半
導体集積回路の要部配置構成を示す図、第5図は従来の
半導体集積回路に用いられる終端回路の一構成例を示す
図である。 9・・・入力FET 11−Ga As I Cチップ 25・・・グランド配線 R・・・終端抵抗 CB・・・容量 W 9人力FET 第4図(A)
部配置構成を示す図、第2図は第1図に示す回路のパタ
ーンレイアウトを示す図、第3図は第2図におけるx−
x’の断面図、第4図はこの発明の他の実施例に係る半
導体集積回路の要部配置構成を示す図、第5図は従来の
半導体集積回路に用いられる終端回路の一構成例を示す
図である。 9・・・入力FET 11−Ga As I Cチップ 25・・・グランド配線 R・・・終端抵抗 CB・・・容量 W 9人力FET 第4図(A)
Claims (3)
- (1)基板と、この基板上に形成されたグランド配線路
と、このグランド配線路の隣接した基板上に形成され、
入力信号が伝送される伝送線路のインピーダンスを有す
る抵抗及び前記グランド配線路を一方の電極とする容量
を直列接続してこの直列接続点に所定の終端電圧を与え
て伝送線路を終端する回路とを備えるに当たり、前記容
量が前記グランド配線路に積層して形成されたことを特
徴とする半導体集積回路。 - (2)前記容量は、その層間絶縁膜をエッチング処理に
より薄層化して形成したことを特徴とする請求項1記載
の半導体集積回路。 - (3)前記終端電圧は、入力段の周辺に配置形成された
電源配線路とグランド配線路との間に直列接続されて形
成された抵抗の直列接続点から得ることを特徴とする請
求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2659689A JPH02207563A (ja) | 1989-02-07 | 1989-02-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2659689A JPH02207563A (ja) | 1989-02-07 | 1989-02-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02207563A true JPH02207563A (ja) | 1990-08-17 |
Family
ID=12197913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2659689A Pending JPH02207563A (ja) | 1989-02-07 | 1989-02-07 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02207563A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5929473A (en) * | 1995-01-30 | 1999-07-27 | Kabushiki Kaisha Toshiba | MMIC semiconductor device with WNx capacitor electrode |
US6476427B2 (en) | 2000-02-08 | 2002-11-05 | Fujitsu Quantum Devices Limited | Microwave monolithic integrated circuit and fabrication process thereof |
JP2008054052A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 基準信号供給装置 |
-
1989
- 1989-02-07 JP JP2659689A patent/JPH02207563A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5929473A (en) * | 1995-01-30 | 1999-07-27 | Kabushiki Kaisha Toshiba | MMIC semiconductor device with WNx capacitor electrode |
US6476427B2 (en) | 2000-02-08 | 2002-11-05 | Fujitsu Quantum Devices Limited | Microwave monolithic integrated circuit and fabrication process thereof |
JP2008054052A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 基準信号供給装置 |
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