JPH02199914A - パルス生成回路 - Google Patents
パルス生成回路Info
- Publication number
- JPH02199914A JPH02199914A JP1017893A JP1789389A JPH02199914A JP H02199914 A JPH02199914 A JP H02199914A JP 1017893 A JP1017893 A JP 1017893A JP 1789389 A JP1789389 A JP 1789389A JP H02199914 A JPH02199914 A JP H02199914A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- pulse
- fifo memory
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 40
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信において、ある−周期中の決め
られた個所にレベルが「１」またはｒＯＪのパルスを送
出するパルス生成回路に係り、特にパルスを全ての周期
において繰返し同じ個所に送出を行うパルス生成回路に
関するものである。
られた個所にレベルが「１」またはｒＯＪのパルスを送
出するパルス生成回路に係り、特にパルスを全ての周期
において繰返し同じ個所に送出を行うパルス生成回路に
関するものである。
従来、ディジタル通信では、事前に読出し専用メモリ（
ＲＯＭ）のアドレスの示す領域内に「１」またはｒＯＪ
を書込んでおき、外部のアドレス設定回路が示すアドレ
スに応じて、読出し専用メモリの該当するアドレスの領
域内のデータが読み出され必要なパルスを送出していた
。
ＲＯＭ）のアドレスの示す領域内に「１」またはｒＯＪ
を書込んでおき、外部のアドレス設定回路が示すアドレ
スに応じて、読出し専用メモリの該当するアドレスの領
域内のデータが読み出され必要なパルスを送出していた
。
従来のパルス生成回路の一例を第５図に示し説明する。
図において、１０はアドレス設定回路部、２０は読出し
専用メモリ（ＲＯＭ）である。そして、ｊはアドレス設
定信号、ｋはパルス信号列（Ｉ）Ｎ ｔはパルス信号列
（ＩＩ）、ｍはパルス信号列Ｇ［［）である。
専用メモリ（ＲＯＭ）である。そして、ｊはアドレス設
定信号、ｋはパルス信号列（Ｉ）Ｎ ｔはパルス信号列
（ＩＩ）、ｍはパルス信号列Ｇ［［）である。
この第５図に示すパルス生成回路において、アドレス設
定回路部１０で示されるアドレスがアドレス設定信号ｊ
となり、読出し専用メモリ２０に入力する。この読出し
専用メモＩＪ ２０内で、入力されたアドレス信号ｊが
示す領域内のデータが読み出され、パルス信号列（Ｉ）
ｋ、パルス信号列（ｎ）ｔ、パルス信号列（Ｉ［） ｍ
が同時に出力される。
定回路部１０で示されるアドレスがアドレス設定信号ｊ
となり、読出し専用メモリ２０に入力する。この読出し
専用メモＩＪ ２０内で、入力されたアドレス信号ｊが
示す領域内のデータが読み出され、パルス信号列（Ｉ）
ｋ、パルス信号列（ｎ）ｔ、パルス信号列（Ｉ［） ｍ
が同時に出力される。
そして、再びアドレス設定回路部１０から次のアドレス
がアドレス設定信号ｊとな＃）胱出し専用メモリ２０内
で示された領域内のデータが読み出される。このような
動作の繰返しでパルスが生成されていた。
がアドレス設定信号ｊとな＃）胱出し専用メモリ２０内
で示された領域内のデータが読み出される。このような
動作の繰返しでパルスが生成されていた。
上述した従来のパルス生成回路では、必要なタイミング
パルスが比較的単純で周期も２” （Ｎ ：自然数）で
展開する場合などは、カラ／りのアドレスをアンド（Ａ
ＮＤ）、オア（ＯＲ）等で論理処理を行うことで得てい
た。
パルスが比較的単純で周期も２” （Ｎ ：自然数）で
展開する場合などは、カラ／りのアドレスをアンド（Ａ
ＮＤ）、オア（ＯＲ）等で論理処理を行うことで得てい
た。
また、タイミングパルスが複雑で周期も２Ｎ−Ｋ（Ｎ、
に：自然数）となる場合は、読出し専用メモリ（ＲＯＭ
）を用いているため、メモリの容量との兼ね合いから長
い周期になると使用できなくなる上に必要なパルス信号
列の本数と同数分の出力線を続出し専用メモリ側で用意
しなければなら碌かった。
に：自然数）となる場合は、読出し専用メモリ（ＲＯＭ
）を用いているため、メモリの容量との兼ね合いから長
い周期になると使用できなくなる上に必要なパルス信号
列の本数と同数分の出力線を続出し専用メモリ側で用意
しなければなら碌かった。
例えば、パルス信号列が１本増えたために読出し専用メ
モリを１つ追加しなければ々らないなど、回路規模が大
きくなυまた、効率が悪いといういくつかの課題があっ
た。
モリを１つ追加しなければ々らないなど、回路規模が大
きくなυまた、効率が悪いといういくつかの課題があっ
た。
本発明のパルス生成回路は、ディジタル通信のある１周
期中に２Ｎまたは２Ｎ−Ｋ（Ｎ、に：自然数かつＮ≧Ｋ
）ビットごとにレベルがｒｌ、Ｊ ｔたは「０」のパル
スを送出しさらに各周期ごとに同じパルスパターンを送
出するパルス生成回路において、Ｔビット（Ｔ：自然数
）周期のタイミング信号を送出するＴビットタイミング
信号発生回路と、このＴビットタイミング信号発生回路
からのタイミング信号により入力データである初期設定
信号をＴビットシフトさせるＦＩＦＯメモリと、このＦ
ＩＦＯメモリの出力である上記初期設定信号のＴビット
シフト後のす／プル信号（０）と、このサンプル信号（
０）をそのＦＩＦＯメモリに再入力し、さらにＴビット
シフトされたサンプル信号（１）を得て。
期中に２Ｎまたは２Ｎ−Ｋ（Ｎ、に：自然数かつＮ≧Ｋ
）ビットごとにレベルがｒｌ、Ｊ ｔたは「０」のパル
スを送出しさらに各周期ごとに同じパルスパターンを送
出するパルス生成回路において、Ｔビット（Ｔ：自然数
）周期のタイミング信号を送出するＴビットタイミング
信号発生回路と、このＴビットタイミング信号発生回路
からのタイミング信号により入力データである初期設定
信号をＴビットシフトさせるＦＩＦＯメモリと、このＦ
ＩＦＯメモリの出力である上記初期設定信号のＴビット
シフト後のす／プル信号（０）と、このサンプル信号（
０）をそのＦＩＦＯメモリに再入力し、さらにＴビット
シフトされたサンプル信号（１）を得て。
とのす／プル信号（１）をＦＩＦＯメモリの次の入力と
して順次ｎ回（ｎ：自然数）繰返して得られたサンプル
信号（０） 、 （１）・・会ｍ１間で論理処理を行い
必要なパルスを生成する生成器を有するものである。
して順次ｎ回（ｎ：自然数）繰返して得られたサンプル
信号（０） 、 （１）・・会ｍ１間で論理処理を行い
必要なパルスを生成する生成器を有するものである。
本発明においては、ＦＩＦＯメモリと生成器を用いて初
期設定信号とシフトさせるＴの値を変更する。
期設定信号とシフトさせるＴの値を変更する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるパルス生成回路の一実施例を示す
ブロック図で、「１（６）」パルス生成回路を示すもの
である。
ブロック図で、「１（６）」パルス生成回路を示すもの
である。
図において、１はＴピッ）（Ｔ：自然数）周期のタイミ
ング信号を送出するＴビットタイミング信号発生回路、
２はこのＴビットタイミング信号発生回路１からのタイ
ミング信号により入力データである初期設定信号をＴビ
ットシフトさせるＦＩＦＯメモリ、３，４はこのＦＩＦ
Ｏメモリ ２の出力である初期設定信号のＴビットシフ
ト後のサンプル信号（０）と、このサンプル信号（０）
をそのＦＩＦＯメモリ２に再入力し、さらにＴビットシ
フトされたサンプル信号（１）を得て、このサンプル信
号（１）をＦＩＦＯメモリ２０次の入力として順次ｎ回
（ｎ：自然数）繰返して得られたサンプル信号（０）、
（１）・・・（社）間で論理処理を行い必要なノくルス
を生成する生成器である。
ング信号を送出するＴビットタイミング信号発生回路、
２はこのＴビットタイミング信号発生回路１からのタイ
ミング信号により入力データである初期設定信号をＴビ
ットシフトさせるＦＩＦＯメモリ、３，４はこのＦＩＦ
Ｏメモリ ２の出力である初期設定信号のＴビットシフ
ト後のサンプル信号（０）と、このサンプル信号（０）
をそのＦＩＦＯメモリ２に再入力し、さらにＴビットシ
フトされたサンプル信号（１）を得て、このサンプル信
号（１）をＦＩＦＯメモリ２０次の入力として順次ｎ回
（ｎ：自然数）繰返して得られたサンプル信号（０）、
（１）・・・（社）間で論理処理を行い必要なノくルス
を生成する生成器である。
第２図は第１図の動作説明に供するタイムチャートで、
（ａ）は初期設定信号ａを示したものであ夛、Ｓ）はサ
ンプル信号（ωｃ、（ｃ）はサンプル信号（１） ｄ
。
（ａ）は初期設定信号ａを示したものであ夛、Ｓ）はサ
ンプル信号（ωｃ、（ｃ）はサンプル信号（１） ｄ
。
（ｄ）はサンプル信号（２）ｅ、（ｅ）はノ（ルス信号
列（１）ｆ、（ｆ）はパルス信号列（２）ｇを示したも
のである。
列（１）ｆ、（ｆ）はパルス信号列（２）ｇを示したも
のである。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
寸ず、Ｔビットタイミング信号発生回路１からＴビット
タイミング信号すがＴビットに１回ＦＩＦＯメモリ２に
出力される。このＦＩＦＯメモリ２はＴビットタイミン
グ信号すを制御信号とし、初期設定信号ａ（第２図（ａ
）参照）をＴビットだけシフトする。
タイミング信号すがＴビットに１回ＦＩＦＯメモリ２に
出力される。このＦＩＦＯメモリ２はＴビットタイミン
グ信号すを制御信号とし、初期設定信号ａ（第２図（ａ
）参照）をＴビットだけシフトする。
つぎに、このＴビットシフトされた信号がサンプル信号
（０）ｃ（第２図（ｂ）参照）となシ再びＦＩＦＯメモ
リ２へ入力し、さらに、Ｔビットシフトされサンプル信
号（ｉ）ａ（第２図（Ｃ）参照）となシ出力される。ま
た、前述のサンプル信号（０）Ｃとサンプル信号（１）
ｄが生成器（１）３に入力し、ここでパルス信号列（１
）ｆ（第２図（ｅ）参照）を生成し出力する。
（０）ｃ（第２図（ｂ）参照）となシ再びＦＩＦＯメモ
リ２へ入力し、さらに、Ｔビットシフトされサンプル信
号（ｉ）ａ（第２図（Ｃ）参照）となシ出力される。ま
た、前述のサンプル信号（０）Ｃとサンプル信号（１）
ｄが生成器（１）３に入力し、ここでパルス信号列（１
）ｆ（第２図（ｅ）参照）を生成し出力する。
一方、サンプル信号（１）ｄを再びＦＩＦＯメモリ２へ
入力しさらにＴビットシフトさせ（合計で３Ｔピロ ）
す／プル信号（２１ｅ（第２図（ｄ）参照）が出力され
、サンプル信号ｄと共に生成器（２）４へ入力し、ここ
からパルス信号列（２）ｇ（第２図（ｆ）参照）が出力
される。
入力しさらにＴビットシフトさせ（合計で３Ｔピロ ）
す／プル信号（２１ｅ（第２図（ｄ）参照）が出力され
、サンプル信号ｄと共に生成器（２）４へ入力し、ここ
からパルス信号列（２）ｇ（第２図（ｆ）参照）が出力
される。
第３図は本発明によるパルス生成回路の他の実施例を示
すブロック図で、ｒＯ（Ｌ）Ｊパルス生成回路を示すも
のである。
すブロック図で、ｒＯ（Ｌ）Ｊパルス生成回路を示すも
のである。
図において、５はＴピッ）（Ｔ：自然数）周期のタイミ
ング信号を送出するＴビットタイミング信号発生回路、
６はこのＴビットタイミング信号発生回路５からのタイ
ミング信号により入力データである初期設定信号をＴビ
ットシフトさせるＦＩＦＱメモリ７．８はこのＦＩＦＯ
メモリ日の出力である上記初期設定信号のＴビットシフ
ト後のサンプル信号（０）と、このサンプル信号（０）
ｔ’ＦＩＦ。
ング信号を送出するＴビットタイミング信号発生回路、
６はこのＴビットタイミング信号発生回路５からのタイ
ミング信号により入力データである初期設定信号をＴビ
ットシフトさせるＦＩＦＱメモリ７．８はこのＦＩＦＯ
メモリ日の出力である上記初期設定信号のＴビットシフ
ト後のサンプル信号（０）と、このサンプル信号（０）
ｔ’ＦＩＦ。
メモリ６に再入力し、さらにＴビットシフトされたサン
プル信号（１）を得て、このサンプル信号（１）をＦＩ
ＦＯメモリ６の次の入力として順次ｎ回（ｎ：自然数）
繰返して得られたサンプル信号（０） 、 （１）・・
−（ｎ）間で論理処理を行ない、必要なパルスを生成す
る生成器である。
プル信号（１）を得て、このサンプル信号（１）をＦＩ
ＦＯメモリ６の次の入力として順次ｎ回（ｎ：自然数）
繰返して得られたサンプル信号（０） 、 （１）・・
−（ｎ）間で論理処理を行ない、必要なパルスを生成す
る生成器である。
第４図はこの第３図の各部の波形を示すタイムチャート
で、（ａ）は初期設定信号ａ を示したものであり、（
ｂ）はサンプル信号（０） Ｃ、（Ｃ）はサンプル信号
（１）ｄ、（ｄ）はサンプル信号（２） ｅ 、 （ｅ
）はパルス信号列（３） ｈ 、 （ｆ）はパルス信号
列（４）１を示したものである。
で、（ａ）は初期設定信号ａ を示したものであり、（
ｂ）はサンプル信号（０） Ｃ、（Ｃ）はサンプル信号
（１）ｄ、（ｄ）はサンプル信号（２） ｅ 、 （ｅ
）はパルス信号列（３） ｈ 、 （ｆ）はパルス信号
列（４）１を示したものである。
この第３図に示す実施例においても第１図に示す実施例
と同様に動作することは°云う壕でもない。
と同様に動作することは°云う壕でもない。
したがって、ここでの説明を省略する。
以上説明したように本発明は、従来のパルス生成回路の
ように読出し専用メモリの出力をパルス信号列とするの
ではなく、ＦＩＦＯメモリと生成器を用いて初期設定信
号とシフトさせるＴの値を変更することと生成器を変え
ることによって ２Ｎまたは２Ｎ Ｋ ビット幅で任
意のパルスを１周期中に生成でき、かつ長い周期の場合
でも可能であるという効果がある。
ように読出し専用メモリの出力をパルス信号列とするの
ではなく、ＦＩＦＯメモリと生成器を用いて初期設定信
号とシフトさせるＴの値を変更することと生成器を変え
ることによって ２Ｎまたは２Ｎ Ｋ ビット幅で任
意のパルスを１周期中に生成でき、かつ長い周期の場合
でも可能であるという効果がある。
第１図は本発明によるパルス生成回路の一実施例を示す
ブロック図、第２図は第１図の動作説明に供するタイム
チャート、第３図は本発明によるパルス生成回路の他の
実施例を示すブロック図、第４図は第３図の各部の波形
を示すタイムチャート、第５図は従来のパルス生成回路
の一例を示すブロック図である。 １・・・・Ｔビットタイミング信号発生回路、２・・・
・ＦＩＦＯメモリ、 ３，４・・・・生成器、５・拳・
・Ｔビットタイミング信号発生回路、６・・・φＦＩＦ
Ｏメモリ、Ｔ、８・・・・生成器。
ブロック図、第２図は第１図の動作説明に供するタイム
チャート、第３図は本発明によるパルス生成回路の他の
実施例を示すブロック図、第４図は第３図の各部の波形
を示すタイムチャート、第５図は従来のパルス生成回路
の一例を示すブロック図である。 １・・・・Ｔビットタイミング信号発生回路、２・・・
・ＦＩＦＯメモリ、 ３，４・・・・生成器、５・拳・
・Ｔビットタイミング信号発生回路、６・・・φＦＩＦ
Ｏメモリ、Ｔ、８・・・・生成器。
Claims (1)
- ディジタル通信のある１周期中に２＾Ｎまたは２＾Ｎ−
Ｋ（Ｎ、Ｋ：自然数かつＮ≧Ｋ）ビットごとにレベルが
「１」または「０」のパルスを送出しさらに各周期ごと
に同じパルスパターンを送出するパルス生成回路におい
て、Ｔビット（Ｔ：自然数）周期のタイミング信号を送
出するＴビットタイミング信号発生回路と、このＴビッ
トタイミング信号発生回路からのタイミング信号により
入力データである初期設定信号をＴビットシフトさせる
ＦＩＦＯメモリと、このＦＩＦＯメモリの出力である前
記初期設定信号のＴビットシフト後のサンプル信号（０
）と、このサンプル信号（０）を該ＦＩＦＯメモリに再
入力し、さらにＴビットシフトされたサンプル信号（１
）を得て、このサンプル信号（１）をＦＩＦＯメモリの
次の入力として順次ｎ回（ｎ：自然数）繰返して得られ
たサンプル信号（０）、（１）・・・（ｎ）間で論理処
理を行い必要なパルスを生成する生成器を有することを
特徴とするパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017893A JPH02199914A (ja) | 1989-01-27 | 1989-01-27 | パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017893A JPH02199914A (ja) | 1989-01-27 | 1989-01-27 | パルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199914A true JPH02199914A (ja) | 1990-08-08 |
Family
ID=11956401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017893A Pending JPH02199914A (ja) | 1989-01-27 | 1989-01-27 | パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199914A (ja) |
-
1989
- 1989-01-27 JP JP1017893A patent/JPH02199914A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02199914A (ja) | パルス生成回路 | |
| JP2001308832A (ja) | 速度変換装置 | |
| JP2586340B2 (ja) | 試験信号挿入回路 | |
| SU788103A1 (ru) | Генератор псевдослучайной последовательности | |
| JPH04100429A (ja) | 時分割多重化装置 | |
| JPS63245032A (ja) | 高速フレ−ム同期方式 | |
| JPS61255120A (ja) | 位相調整回路 | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| JPH0736776A (ja) | 線形フィルタ処理した複合信号の発生装置及び発生方法 | |
| JP3105584B2 (ja) | シリアル・パラレル信号変換回路 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPH0630513B2 (ja) | デ−タ伝送バツフア回路 | |
| JPH10233697A (ja) | シリアル／パラレルデータ変換回路 | |
| SU943700A1 (ru) | Устройство дл отображени информации | |
| RU2012054C1 (ru) | Устройство для перебора перестановок | |
| JPS6273171A (ja) | 論理波形生成回路 | |
| JPH0568025A (ja) | クロツク乗換回路 | |
| JPH03179835A (ja) | エラスティック・ストア方式 | |
| JPS60236535A (ja) | 可変フレ−ムパルス方式 | |
| JP2001203580A (ja) | パルス密度変調回路 | |
| JPS62186609A (ja) | 信号発生回路 | |
| JPH098698A (ja) | スペクトラム拡散信号生成回路 | |
| JPH0470262A (ja) | 画像データ時間軸変換回路 | |
| JPH0514128A (ja) | デイジタルフイルタ | |
| JP2001034648A (ja) | 論理検証装置 |