JPH02198878A - シリアル式ドットマトリクスプリンタの印字制御回路 - Google Patents
シリアル式ドットマトリクスプリンタの印字制御回路Info
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- JPH02198878A JPH02198878A JP1824089A JP1824089A JPH02198878A JP H02198878 A JPH02198878 A JP H02198878A JP 1824089 A JP1824089 A JP 1824089A JP 1824089 A JP1824089 A JP 1824089A JP H02198878 A JPH02198878 A JP H02198878A
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- dma
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- Pending
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- 239000011159 matrix material Substances 0.000 title claims description 7
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリアル式ドツトマトリクスプリンタの制御
技術に関し、特に、シリアル式ドツトマトリクスプリン
タの処理スルーブツトを向上させる印字制御回路に関す
るものである。
技術に関し、特に、シリアル式ドツトマトリクスプリン
タの処理スルーブツトを向上させる印字制御回路に関す
るものである。
従来の技術
従来、この種の回路による印字制御は、第３図〜第５図
に示すように、主走査系４からの同期信号５ｙｎｃに基
づき印字タイミングを生成し、ＣＰＵ １に割込みＩｎ
ｔを要求し、 ＣＰＩＪ １が１ドツト列毎に印字制御
処理を行っていた。
に示すように、主走査系４からの同期信号５ｙｎｃに基
づき印字タイミングを生成し、ＣＰＵ １に割込みＩｎ
ｔを要求し、 ＣＰＩＪ １が１ドツト列毎に印字制御
処理を行っていた。
発明が解決しようとする課題
しかしながら、上述した従来の装置の場合には、例えば
第４図において、ｎ＝２７［ドツト／文字コ、Ｘ：１０
０ ｃ文字／秒］とすると、１ドツト列毎の割込みは
ｌ／２７００＝ ３７０μｓｅｅ毎の割込みとなる。
第４図において、ｎ＝２７［ドツト／文字コ、Ｘ：１０
０ ｃ文字／秒］とすると、１ドツト列毎の割込みは
ｌ／２７００＝ ３７０μｓｅｅ毎の割込みとなる。
ＣＰＵ １が行編集バッファ２からデータを取り出しラ
ッチ回路５に転送し、その他に行編集バッファアドレス
のインクリメント／デクリメント等の作業時間を考える
と、約１００μｓｅｃの時間、印字制御プログラムがＣ
Ｐｔ１１を占有することになりＣＰＵ １が行うべき他
のジ習プ、例えば外部回線からのデータ入力や文字字形
の展開に割りあてられるＣＰＵ時間はｌ −１００／３
７０ ＝７２％７２％程り（第５図参照） ＣＰＵはこ
れ以上の処理をする事は不可能である。
ッチ回路５に転送し、その他に行編集バッファアドレス
のインクリメント／デクリメント等の作業時間を考える
と、約１００μｓｅｃの時間、印字制御プログラムがＣ
Ｐｔ１１を占有することになりＣＰＵ １が行うべき他
のジ習プ、例えば外部回線からのデータ入力や文字字形
の展開に割りあてられるＣＰＵ時間はｌ −１００／３
７０ ＝７２％７２％程り（第５図参照） ＣＰＵはこ
れ以上の処理をする事は不可能である。
本発明は従来の技術に内在する上記課題を解決する為に
なされたものであり、従って本発明の目的は、印字ヘッ
ドの制御を行うプログラムがＣＰＵを占有する時間を大
幅に低減し、ＣＰＵの処理スループットを向上させるこ
とを可能としたシリアル式ドツトマトリクスプリンタの
新規な印字制御回路を提供することにある。
なされたものであり、従って本発明の目的は、印字ヘッ
ドの制御を行うプログラムがＣＰＵを占有する時間を大
幅に低減し、ＣＰＵの処理スループットを向上させるこ
とを可能としたシリアル式ドツトマトリクスプリンタの
新規な印字制御回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るシリアル式ドツ
トマトリクスプリンタの印字制御回路は、シリアル式ド
ツトマトリクスプリンタの制御回路に於いて、ＣＰＵ（
マイクロプロセッサ）と、一行分の印字データを格納す
る行編集バッファと、該行編集バッファから出力される
印字データを保持するラッチ回路と、前記行編集バッフ
ァに蓄積された印字データを出力するタイミング信号を
生成する印字タイミング生成回路と、該印字タイミング
生成回路から生成される前記タイミング信号により前記
ＣＰＵをアクセスしてバスマスクとなり前記行編集バッ
ファに格納された前記印字データを前記ラッチ回路にＤ
ＭＡ（ダイレクトメモリアクセス）転送するＤＩＩＡコ
ントローラとを備えて構成され、しかして、当該印字ヘ
ッドの制御を行うプログラムがＣＰＵを占有する時間を
大幅に低減せしめ、ＣＰＵの処理スループットを向上す
ることが可能となる。
トマトリクスプリンタの印字制御回路は、シリアル式ド
ツトマトリクスプリンタの制御回路に於いて、ＣＰＵ（
マイクロプロセッサ）と、一行分の印字データを格納す
る行編集バッファと、該行編集バッファから出力される
印字データを保持するラッチ回路と、前記行編集バッフ
ァに蓄積された印字データを出力するタイミング信号を
生成する印字タイミング生成回路と、該印字タイミング
生成回路から生成される前記タイミング信号により前記
ＣＰＵをアクセスしてバスマスクとなり前記行編集バッ
ファに格納された前記印字データを前記ラッチ回路にＤ
ＭＡ（ダイレクトメモリアクセス）転送するＤＩＩＡコ
ントローラとを備えて構成され、しかして、当該印字ヘ
ッドの制御を行うプログラムがＣＰＵを占有する時間を
大幅に低減せしめ、ＣＰＵの処理スループットを向上す
ることが可能となる。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図、第２
図はその動作タイムチャートである。
図はその動作タイムチャートである。
第１図、第２図を参照するに、主走査回路４からの同期
信号５ｙｎｃが印字タイミング生成回路３のトリガ信号
となり、ＤＭＡコントローラ７に１ドツト列毎のＤＭＡ
要求信号ＤＭＡＲＱを発生する。ＤＭＡコントローラ７
はＣＰＵ１にバスを要求しく Ｂ［１ＳＲＱ信号） 、
ＣＰＵ１がバスのリリースが可能ならばＢＵＳＡＫ信号
をＤＭＡコンドローラフに送信する。こノ時点でＤＭＡ
コントローラ７は、本システムのバスマスタとなり、行
編集バッファ２に格納されたドツト列情報をアクセスし
てラッチ回路５に転送する。ラッチ回路５へのデータ書
き込みはＤＭＡコントローラ７から出力されるＤＮＡア
クルッジ信号ＤＭＡＡＫによって行われる。
信号５ｙｎｃが印字タイミング生成回路３のトリガ信号
となり、ＤＭＡコントローラ７に１ドツト列毎のＤＭＡ
要求信号ＤＭＡＲＱを発生する。ＤＭＡコントローラ７
はＣＰＵ１にバスを要求しく Ｂ［１ＳＲＱ信号） 、
ＣＰＵ１がバスのリリースが可能ならばＢＵＳＡＫ信号
をＤＭＡコンドローラフに送信する。こノ時点でＤＭＡ
コントローラ７は、本システムのバスマスタとなり、行
編集バッファ２に格納されたドツト列情報をアクセスし
てラッチ回路５に転送する。ラッチ回路５へのデータ書
き込みはＤＭＡコントローラ７から出力されるＤＮＡア
クルッジ信号ＤＭＡＡＫによって行われる。
発明の詳細
な説明したように、本発明によると、印字制御がＣＰＵ
を占有する時間（厳密にはＣＰＵのバスリリース時間）
は、行編集バッファからラッチ回路へのデータ転送が全
てＤＭＡによるハードウェア処理で行われるために、印
字制御プログラムのＣＰＵ占宵率が改善され、実質上数
μｓｅｃ程度に低減される。仮に１０μｓｅｃとすると
、従来技術と同様の仕様であるならばＣＰＵが印字制御
以外の処理を行う時間は１−１０／３７０＝ ９７％と
なり、本発明の採用により２５％程度ＣＰＵの処理スル
ープットが向上する効果が得られる。
を占有する時間（厳密にはＣＰＵのバスリリース時間）
は、行編集バッファからラッチ回路へのデータ転送が全
てＤＭＡによるハードウェア処理で行われるために、印
字制御プログラムのＣＰＵ占宵率が改善され、実質上数
μｓｅｃ程度に低減される。仮に１０μｓｅｃとすると
、従来技術と同様の仕様であるならばＣＰＵが印字制御
以外の処理を行う時間は１−１０／３７０＝ ９７％と
なり、本発明の採用により２５％程度ＣＰＵの処理スル
ープットが向上する効果が得られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示した構成の動作タイミングチャート、第
３図は従来技術による構成図、第４図は印字ドツトの構
成図、第５図は第３図の動作タイミングチャートである
。 １ 、、、 ＣＰＩＪ １２ 、、、行編集ハラ７７％
３ 、、、印字タイミング生成回路、４．、、主走査
回路（印字ヘッドの水平移動）、５．、、ラッチ回路、
６０１、印字ヘッド駆動回路
図は第１図に示した構成の動作タイミングチャート、第
３図は従来技術による構成図、第４図は印字ドツトの構
成図、第５図は第３図の動作タイミングチャートである
。 １ 、、、 ＣＰＩＪ １２ 、、、行編集ハラ７７％
３ 、、、印字タイミング生成回路、４．、、主走査
回路（印字ヘッドの水平移動）、５．、、ラッチ回路、
６０１、印字ヘッド駆動回路
Claims (1)
- シリアル式ドットマトリクスプリンタの制御回路に於い
て、ＣＰＵ（マイクロプロセッサ）と、一行分の印字デ
ータを格納する行編集バッファと、該行編集バッファか
ら出力される印字データを保持するラッチ回路と、前記
行編集バッファに蓄積された印字データを出力するタイ
ミング信号を生成する印字タイミング生成回路と、該印
字タイミング生成回路から生成される前記タイミング信
号により前記ＣＰＵをアクセスしてバスマスタとなり前
記行編集バッファに格納された前記印字データを前記ラ
ッチ回路にＤＭＡ（ダイレクトメモリアクセス）転送す
るＤＭＡコントローラとを有することを特徴としたシリ
アル式ドットマトリクスプリンタの印字制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1824089A JPH02198878A (ja) | 1989-01-27 | 1989-01-27 | シリアル式ドットマトリクスプリンタの印字制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1824089A JPH02198878A (ja) | 1989-01-27 | 1989-01-27 | シリアル式ドットマトリクスプリンタの印字制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198878A true JPH02198878A (ja) | 1990-08-07 |
Family
ID=11966156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1824089A Pending JPH02198878A (ja) | 1989-01-27 | 1989-01-27 | シリアル式ドットマトリクスプリンタの印字制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198878A (ja) |
-
1989
- 1989-01-27 JP JP1824089A patent/JPH02198878A/ja active Pending
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