JPH02197127A - Formation of wiring pattern - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、配線パタン形成方法に関するもので、特に
、半導体集積回路の配線パタンであって少なくとも銅薄
膜を含む薄膜から成る配線パタンを形成する方法に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a wiring pattern forming method, and in particular, to a wiring pattern forming method for forming a wiring pattern of a semiconductor integrated circuit, which is made of a thin film containing at least a copper thin film. It is about the method.
（従来の技術）
半導体集積回路中に設けられる配線パタンの材料として
、現在のところは、Ａ’ｌ （アルミニウム）或いはＡ
Ｑ−Ｓｉ合金が主に用いられている。その理由は、これ
らが、シリコン基板に対するオーミックコンタクト形成
が容易であること、ＳｉＯ□膜等の結締膜との密着性に
優れること等の特徴を有しているからであった。しかし
、半導体集積回路の高集積化に伴ない配線パタンかます
ます微細なものになってくると、ＵヤＡＬＬ−Ｓｉを用
いた配線パタンは、エレクトマイグレーション、或いは
ストレスマイグレーション等の影響を顕著に受けるよう
になり、半導体集積回路の使用中に断線するという問題
が生じる。そこで、Ａ９或いはＡ９合金中に銅（Ｃｕ）
’＆添加してエレクトロマイグレーション等の影響を低
減させることがなされている。しかし、Ａ９或いはＡ９
合金中に銅（Ｃｕ）を添加したものをレジストをマスク
としてドライエツチング法によつエツチングしようとす
ると、これのレジストに対する選択比が非常に小さいた
め、レジストのドライエツチング耐性が問題となる。さ
らに、Ａ２或いはＡｉ合金中に銅（Ｃｕ）を添加したも
のをドライエツチングした場合、エツチング終了後も銅
の残渣が生し易い。そこで、半導体集積回路の配線パタ
ンに銅そのものを用いる試みがなされてきている。(Prior Art) At present, A'l (aluminum) or A'l (aluminum) is used as the material for wiring patterns provided in semiconductor integrated circuits.
Q-Si alloy is mainly used. The reason for this is that these materials have characteristics such as ease of forming ohmic contact with a silicon substrate and excellent adhesion to a binding film such as a SiO□ film. However, as wiring patterns become increasingly finer as semiconductor integrated circuits become more highly integrated, wiring patterns using Uya ALL-Si are significantly susceptible to electromigration, stress migration, etc. This causes the problem of wire breakage during use of the semiconductor integrated circuit. Therefore, copper (Cu) is added to A9 or A9 alloy.
'& has been added to reduce the effects of electromigration, etc. However, A9 or A9
When an alloy containing copper (Cu) added is attempted to be etched by dry etching using a resist as a mask, the dry etching resistance of the resist becomes a problem because the selectivity of the alloy to the resist is very small. Furthermore, when dry etching is performed on an A2 or Al alloy in which copper (Cu) is added, copper residue is likely to remain even after etching is completed. Therefore, attempts have been made to use copper itself in wiring patterns of semiconductor integrated circuits.
このような試みの一例としでは、例えば文献（第４７回
応用物理学会学術講演会（昭和６１年秋）講演予稿集ｐ
、５１３講演番号３０ｐ−Ｎ−１２）に開示されている
、イオンミリング法により銅（Ｃｕ）の微細パタンを形
成するものがあった。An example of such an attempt is the literature (47th Japan Society of Applied Physics Academic Conference (Autumn 1986) Lecture Proceedings, p.
, 513 Lecture No. 30p-N-12), there was a method of forming a fine pattern of copper (Cu) by an ion milling method.
この文献に開示された方法によれば、第５図に断面図を
以って示すように、シリコン基板１１上に、これとオー
ミックコンタクトを得るためのＴｉ膜１３と、銅（Ｃｕ
）のシリコン基板１１への拡散を防ぐためのＴｉＮ膜１
５（バリヤ膜）と、銅（Ｃｕ）薄膜１７とがこの順に形
成される。次いで、この銅薄膜１７上にホトリソグラフ
ィ法及びＲＩＥ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈ
ｉｎｃ＋）法によりＴｉＮ膜から成るマスク層１９が形
成される。次いで、イオンミリングにより銅薄膜１７の
マスク層１９から露出しでいる部分が除去され銅のパタ
ンか形成され、その後、ＲＩＥ法によりＴｉＮ膜１５及
びＴｉ膜１３の銅パタンかう露出する部分がそれぞれ除
去されて銅薄膜を用いた所望の配線パタンか形成される
。一般に銅は、半導体装置の製造で通常用いられるエツ
チングガスでは反応生成物の蒸気圧が低いためドライエ
ツチングされない。しかし上述したようなイオンミリン
グ法によれば、ＴｉＮ膜とＣｕ膜とのミリング率の比が
１：４．４というように得られるため、Ｃｕ配線の形成
が容易になると云う。According to the method disclosed in this document, as shown in the cross-sectional view in FIG.
) to prevent diffusion into the silicon substrate 11.
5 (barrier film) and a copper (Cu) thin film 17 are formed in this order. Next, photolithography and RIE (Reactive IonEtch) are performed on this copper thin film 17.
A mask layer 19 made of a TiN film is formed by the inc+) method. Next, the exposed portion of the copper thin film 17 from the mask layer 19 is removed by ion milling to form a copper pattern, and then the exposed portions of the TiN film 15 and the Ti film 13 are removed by RIE. Then, a desired wiring pattern using the copper thin film is formed. Generally, copper cannot be dry etched using etching gases commonly used in the manufacture of semiconductor devices because the vapor pressure of the reaction product is low. However, according to the above-mentioned ion milling method, the milling ratio of the TiN film and the Cu film can be obtained as 1:4.4, which facilitates the formation of the Cu wiring.
また、銅の配線パタンを形成するための他の方法として
は、ホトリソグラフィ技術と、ウェットエツチング技術
とを用いた従来公知の方法もあった。Further, as other methods for forming copper wiring patterns, there are conventionally known methods using photolithography technology and wet etching technology.
（発明が解決しようとする課題）
しかしながら、上述したイオンミリング法による配線パ
タン形成方法は、エツチング速度が遅いため生産性の点
で問題がある。ざらに、第５図を用いて説明したように
、イオンミリングのためにＴｉＮ膜から成るマスク層１
９を別途に形成しなければならず、ざらにＴｉＮバリヤ
膜１５やＴｉオーミックコンタクト膜１３はＲＩＥ法で
別途に除去しなければならない等、パタン形成工程も非
常に複雑であるという問題点があった。(Problems to be Solved by the Invention) However, the above-mentioned wiring pattern forming method using the ion milling method has a problem in terms of productivity because the etching speed is slow. As roughly explained using FIG. 5, a mask layer 1 made of a TiN film is used for ion milling.
9 has to be formed separately, and the TiN barrier film 15 and the Ti ohmic contact film 13 have to be removed separately by RIE, which makes the pattern formation process very complicated. Ta.
また、銅の配線パタンをホトリソグラフィ法及びウェッ
トエツチング法で形成する場合は、ウエットエ・ンラン
グ時の、同一ウェバ内でのエツチング均一性や多数ウェ
ハ間でのエツチング再現性が乏しいため寸法制御が非常
に悪いという問題点があった。Furthermore, when forming copper wiring patterns using photolithography and wet etching, dimensional control is extremely difficult due to poor etching uniformity within the same wafer and poor etching reproducibility between multiple wafers during wet etching. There was a problem that it was bad.
本来、銅の配線パタンを形成するには、脛の配線パタン
形成で用いられているドライエツチング法が一番望まし
い、しかし、銅をエツチング出来熱もレジストをあまり
侵さない適当なエッチジグガスは、現在のところはない
。Originally, the most desirable way to form a copper wiring pattern is to use the dry etching method used to form the shin wiring pattern. There is no place.
このように、半導体集積回路等の配線パタンを、電気的
特性に優れストレスマイグレーション或いはエレクトロ
マイグレーションの影響も受けにくい銅で構成すること
が、現状ではほぼ不可能であった。As described above, it is currently almost impossible to construct wiring patterns for semiconductor integrated circuits and the like using copper, which has excellent electrical characteristics and is less susceptible to stress migration or electromigration.
この発明はこのような点に鑑みなされたものであり、従
って、この発明の目的は、銅の薄膜を含む薄膜を用いた
配線パタンを簡易（こ形成する方法を提供することにあ
る。The present invention has been made in view of the above points, and therefore, an object of the present invention is to provide a method for easily forming a wiring pattern using a thin film including a copper thin film.
（課題を解決するための手段）
この目的の達成を図るため、この発明の配線パタン形成
方法によれば、銅の薄膜を含む薄膜を用いて配線パタン
を形成するに当たり所謂リフトオフ法を用いる。そして
、その手順として、配線パタンを形成したい下地上にレ
ジストパタン上する工程と、
このレジストに対し露光・現像を行ない、このレジスト
の当該配線パタン形成予定領域に対応する部分が除去さ
れ、残存部分の断面形状がオーバーハング状である、レ
ジストパタンを形成する工程と、
このレジストパタンを含む前述の下地上に少なくとも銅
の薄膜を含む当該配線パタン用の素材膜を形成する工程
と、
前述のレジストパタン及び前述の素材膜の前述のレジス
トバタ）上の部分を除去する工程とを含むことを特徴と
する。(Means for Solving the Problems) In order to achieve this object, according to the wiring pattern forming method of the present invention, a so-called lift-off method is used to form a wiring pattern using a thin film including a copper thin film. The procedure involves placing a resist pattern on the base on which the wiring pattern is to be formed, exposing and developing this resist, and removing the portion of this resist that corresponds to the area where the wiring pattern is to be formed, and removing the remaining portion. a step of forming a resist pattern having an overhang cross-sectional shape; a step of forming a material film for the wiring pattern including at least a thin copper film on the above-mentioned base including the resist pattern; The method is characterized in that it includes a step of removing a pattern and a portion of the material film above the above-mentioned resist butter.
ここで、断面形状がオーバーハング状であるレジストパ
タンを形成する方法を例示すれば以下に説明するような
ものがある。Here, an example of a method for forming a resist pattern having an overhang cross-sectional shape is as described below.
その−例としては、レジストとしてヘキスト社製のＡ２
−５２１４８用いたイメージリバーサル法と称されるも
のである。しかし、イメージリバーサル法は、工程条件
の設定が面倒である。As an example, A2 manufactured by Hoechst Co., Ltd. is used as a resist.
This is called an image reversal method using -52148. However, in the image reversal method, setting process conditions is troublesome.
他の方法としては、クレゾールノボラック樹脂の水酸基
の一部に１．２ナフトキノンシアシトスルホニル基が結
合した構造のネガ型レジストを用い所定の露光・現像処
理を行なう方法がある。このようなネガ型レジストとし
ては、例えば、パラクレゾールノボラック樹脂のフェノ
ール性水酸基の一部ヲ１．２−ナフトキノンジアジド−
５−スルホニル基または１，２−ナツトキノンシアシト
−４−スルホニル基でエステル化した、ＬＭＲ−ＵＶ
（富士薬品工業（ａ）製レジストの商品名）を挙げるこ
とが出来る。このＬＭＲ−ＵＶは、第３図に断面を以っ
て示すように、これに対し紫外線を照射しその表面から
所定深さまでを現像液に対し不溶化させ不溶化させた部
分２１の下側の部分２３を現像する時間を制御すること
でオーバーハングの程度を図中２５ａ、 ２５ｂ。Another method is to use a negative resist having a structure in which a 1.2-naphthoquinone cyacytosulfonyl group is bonded to a part of the hydroxyl group of a cresol novolac resin, and perform prescribed exposure and development treatments. As such a negative resist, for example, a part of the phenolic hydroxyl group of para-cresol novolac resin is 1.2-naphthoquinone diazide.
LMR-UV esterified with 5-sulfonyl group or 1,2-nathoquinonecyato-4-sulfonyl group
(trade name of resist manufactured by Fuji Pharmaceutical Co., Ltd. (a)). As shown in cross section in FIG. 3, this LMR-UV is made by irradiating ultraviolet rays to make the area from the surface to a predetermined depth insoluble in the developer. By controlling the developing time, the degree of overhang can be adjusted as shown in 25a and 25b in the figure.
２５ｃで示すように容易に制御出来るレジストである。As shown by 25c, it is a resist that can be easily controlled.
また、第４図は、横軸に波長（ｎｍ）をとり縦軸に透過
率（％）をとり、膜厚を０．５ｕｍとしたＬＭＲ−ＵＶ
の皮膜の、紫外領域光による露光前後の吸収スペクトル
を示した特性曲線図である。図中、■で示す特性は露光
前のものであり、■で示す特性は露光後（Ｉで示す特性
調査後）のものである。In addition, Fig. 4 shows LMR-UV with wavelength (nm) on the horizontal axis and transmittance (%) on the vertical axis, and with a film thickness of 0.5 um.
FIG. 3 is a characteristic curve diagram showing absorption spectra of the film before and after exposure to ultraviolet light. In the figure, the characteristics indicated by ■ are those before exposure, and the characteristics indicated by ■ are after exposure (after the characteristic investigation indicated by I).
第４図からも理解できるようにＬＭＲ−ＵＶは、９線、
ｉ線のどちらの光を使用した場合も第３図を用いて説明
したようなオーバーハング形状のレジストパタンを得る
ことが出来るレジストであることが分る。しかし、９線
の露光前の吸収がｉ線のそれに比しやや小さいことから
、９線を用いて露光を行なう場合は、ＬＭＲ−ＵＶに対
し９線の波長領域に吸収を示す物質（色素）！含有させ
るのが好ましい。As can be understood from Figure 4, LMR-UV has 9 lines,
It can be seen that the resist is capable of obtaining an overhang-shaped resist pattern as explained using FIG. 3 no matter which type of i-line light is used. However, since the absorption of the 9-line before exposure is slightly smaller than that of the i-line, when exposing using the 9-line, a substance (dye) that exhibits absorption in the 9-line wavelength region for LMR-UV is required. ! It is preferable to include it.
また、この発明の寅施１こ当たり配線パタシ形成用の素
材膜は、銅の薄膜のみであっても構わないか、下地の種
類によっては銅の下地への拡散を防ぐため下地と銅薄膜
との間に拡散ノＳリヤ層を設けるのか良い。下地がシリ
コン基板の場合等は拡散バリヤ層を設けるのが良く、そ
の場合の拡散バリヤ層としては、Ｔｉ金属／ＴｉＮや、
Ｚｒ金属／ｌｒＮ等の公知のものを用いることが出来る
。なお、素材膜の形成は、スパッタ法、電子ビーム蒸着
法、抵抗加熱蒸着法等従来公知の成膜法で行なえる。In addition, the material film for forming the wiring patterns in one application of the present invention may be only a copper thin film, or depending on the type of base, the base and copper thin film may be used to prevent copper from diffusing into the base. It would be good to provide a diffusion layer between them. When the base is a silicon substrate, it is better to provide a diffusion barrier layer, and in that case, the diffusion barrier layer is made of Ti metal/TiN,
Known materials such as Zr metal/lrN can be used. Note that the material film can be formed by a conventionally known film forming method such as a sputtering method, an electron beam evaporation method, or a resistance heating evaporation method.
また、レジストパタンと、素材膜のレジストパタン上の
部分とを除去（リフトオフ）するための溶媒としては、
例えば、アセトン、ＤＭＦ（ジメチルホルムアミド）
、ＮＭＰ（Ｎ−メチルピロリドン）、ＤＭＳＯ（ジメチ
ルスルホキシサイド） 、ＨＭＰＡ （ヘキサメチルホ
スホリックトリアミド）、スルホラン等のような高極性
溶媒を挙げることが出来る。なお、リフトオフのための
レジストパタンの剥ａｔ容易にするために、リフトオフ
の際に超音波をかけても良い。In addition, as a solvent for removing (lifting off) the resist pattern and the portion of the material film on the resist pattern,
For example, acetone, DMF (dimethylformamide)
, NMP (N-methylpyrrolidone), DMSO (dimethylsulfoxide), HMPA (hexamethylphosphoric triamide), sulfolane, and other highly polar solvents. Note that in order to facilitate the removal of the resist pattern for lift-off, ultrasonic waves may be applied during lift-off.
（作用）
この発明の配線パタン形成方法によれば、銅の薄膜を用
いた配線パタンをリフトオフ法により容易に得ることが
出来る６
（実施例）
以下、この発明の配線パタン形成方法の実施例につき説
明する。しかしながら、以下の実施例中で述べる数値的
条件、使用製雪及び使用薬品等は単なる例示にすぎず、
従って、この発明が以下に記載の数値的条件、使用製雪
及び使用薬品のみに限定されるものでないことは理解さ
れたい。(Function) According to the wiring pattern forming method of the present invention, a wiring pattern using a copper thin film can be easily obtained by the lift-off method. explain. However, the numerical conditions, snow making, chemicals used, etc. described in the following examples are merely illustrative.
Therefore, it should be understood that this invention is not limited solely to the numerical conditions, snow making and chemicals used described below.
医１１外ユ
第１図（Ａ）〜（Ｆ）及び第２図を参照して実施例１の
配線パタン形成方法の説明を行なう。なお、説明に用い
る各図はこの発明が理解出来る程度に概略的に示しであ
るにすぎず、従って、図中の各構成成分の形状、寸法、
各構成成分間の寸法比等も概略的であり、この発明が図
示例のみに限定されるものではないことは理解されたい
。The wiring pattern forming method of the first embodiment will be explained with reference to FIGS. 1A to 2F and FIG. Note that the figures used in the explanation are only schematic illustrations to the extent that this invention can be understood, and therefore, the shapes, dimensions, and
It should be understood that the dimensional ratios between the constituent components are also schematic, and the present invention is not limited to the illustrated examples.
先ず、配線パタンを形成したい下地としてこの実施例で
は、第１図（Ａ）に断面図を以って示すような下地３１
ヲ用意した。この下地３１は、シリコシ基板３１ａと、
このシリコン基板３１ａ上に設けたごツチが３ｕｍで高
ざが３０００大のポリシリコンの段差３１ｂと、この段
差３１ｂ及びシリコン基板３１ａを覆い段差３１ｂに対
応する部分に直径１．２ｕｍのコンタクトホール３１ｄ
を有する厚さが６０００人のＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３１ｃ
とから成っている。First, in this embodiment, as a base on which a wiring pattern is to be formed, a base 31 as shown in a cross-sectional view in FIG. 1(A) is used.
I have prepared it. This base 31 includes a silicon substrate 31a,
A polysilicon step 31b with a thickness of 3 um and a height of 3000 provided on the silicon substrate 31a, and a contact hole 31d with a diameter of 1.2 um in a portion covering the step 31b and the silicon substrate 31a and corresponding to the step 31b.
BPSG (Boro-Ph
ospho 5ilicate Glass) membrane 31c
It consists of.
次に、この下地３１上に、バラクレゾールノボラック樹
脂のフェノール性水酸基の一部を１．２−ナフトキノジ
ジアジド−５−スルホニル基でエステル化した、ＬＭＲ
−ＵＶ４５−ＳＦと称される富士薬品工業（株）製のネ
ガ型レジスト３３を、１．２ｕｍの厚さ（こ塗布し、そ
の後、７０°Ｃの温度で６０秒間ンフトベークした（第
１図（Ｂ））、なお、この第１図（Ｂ）においては、下
地３１の段差３１ｂ等の細部は省略しているＣＨ２図（
Ｃ）以降においても同様）。Next, on this base 31, a LMR resin, in which a part of the phenolic hydroxyl groups of the baracresol novolac resin was esterified with a 1,2-naphthoquinodiazide-5-sulfonyl group, was applied.
A negative resist 33 manufactured by Fuji Pharmaceutical Co., Ltd. called -UV45-SF was applied to a thickness of 1.2 um and then post-baked at a temperature of 70°C for 60 seconds (see Figure 1). B)), and in this Figure 1 (B), details such as the step 31b of the base 31 are omitted in Figure CH2
C) The same applies hereafter).
次に、ｌ線を主光線とする光源を有する縮小投影型露光
製雪としてこの例では（株）日立製作新製（７）ＲＡＩ
ＯＩＶＬ ＩＩ （ＮＡ＝０．４２ 、 ｌＯ：Ｉ）と
称される露光量Ｈを用い、ソフトベークの終了したレジ
スト３３に対し、ストライブ方向が菌１図（Ａ）に示し
た段差３１ｂと直交する方向でありストライブ幅ＷがＩ
Ｏｕｍであるストライブ状の遮光部３５（第１図（Ｃ）
参照）を有するホトマスク３７であってこの遮光部が第
１図（Ａ）に示したコンタクトホール３＋ｃｌ （こ対
向するようなホトマスク３７を介し露光を行なった。な
お、この時の露光量は１８０ｍＪ／ａｍ２である。また
、１０：１の縮小投影露光量Ｍを用いているから、遮光
部３５の幅はレジスト３３に投影されるとｌｕｍになる
。Next, in this example, as a reduction projection type exposure snowmaking device having a light source with the l-ray as the chief ray, the RAI manufactured by Hitachi Seisakusho Shin (7)
Using an exposure amount H called OIVL II (NA=0.42, lO:I), the stripe direction is perpendicular to the step 31b shown in Figure 1 (A) on the resist 33 that has been soft baked. direction, and the stripe width W is I
A striped light shielding part 35 (Fig. 1(C)
Exposure was carried out through a photomask 37 having a photomask 37 having a light-shielding portion facing the contact hole 3+cl (see FIG. 1A).The exposure amount at this time was 180 mJ/ am2. Furthermore, since the reduced projection exposure amount M of 10:1 is used, the width of the light shielding portion 35 becomes lum when projected onto the resist 33.
次に、露光済みレジスト７： ＬＭＲ−ＵＶ４５−３Ｆ
専用現像液（富士薬品工業（株）製「ＴｙｐｅＣＪ 、
主成分クロロベンゼン）を用いスプレー法により３５秒
間現像し、その後、キシレンによりリンスを行なった徒
乾燥した。この結果、第１図（Ａ）に示したコンタクト
ホール３１ｄに対応する部分にはレジスト３３が無く、
レジスト３３の残存部分の断面形状がオーバーハング状
のレジストバクン３３ａが得られた（第１図（Ｄ）。Next, exposed resist 7: LMR-UV45-3F
Special developer (Type CJ manufactured by Fuji Pharmaceutical Co., Ltd.)
The film was developed for 35 seconds by a spray method using chlorobenzene (the main component), and then rinsed with xylene and dried. As a result, there is no resist 33 in the part corresponding to the contact hole 31d shown in FIG. 1(A),
A resist flake 33a was obtained in which the remaining portion of the resist 33 had an overhanging cross-sectional shape (FIG. 1(D)).
次に、レジストの残渣を除去する目的で、酸素プラズマ
によるスライドエツチングを行なった。Next, slide etching using oxygen plasma was performed for the purpose of removing resist residue.
次に、レジストパタン３３ａ含む下地３１上（こ少なく
とも銅の薄膜を含む当該配線パタン用の素材膜３９ヲ形
成する（第１図（Ｅ））、このことをこの実施例ではパ
ーキンエルマー社製のスパッタ製雪を用い、以下に第２
図１Ｆｒ参照して説明するような手順で行なった。Next, on the base 31 including the resist pattern 33a, a material film 39 for the wiring pattern including at least a thin copper film is formed (FIG. 1(E)). Using sputter snowmaking, the second
The procedure was as described with reference to FIG. 1Fr.
先ず、下地３１上に、Ｔｉ膜３９ａを６００λの膜厚に
形成し、その後、このＴｉ膜３９ａ上に窒素ガスを反応
性ガスとした反応性スパッタ法によりＴｉＮ膜３９ｂ
７Ａｌ２Ｏ３人の膜厚に形成する０次に、クーゲットを
交換し、このＴｉＮ膜３９ｂ上に銅の薄膜３９ｃを６０
００人の膜厚に形成し、素材膜３９を得た。この構造に
おいては、Ｔｉ膜３９ａがオーミックコンタク層になり
ＴｉＮ膜３９ｂがバリヤ層になる。First, a Ti film 39a is formed on the base 31 to a thickness of 600λ, and then a TiN film 39b is formed on the Ti film 39a by reactive sputtering using nitrogen gas as a reactive gas.
7Al2O is formed to a thickness of 3 people.Next, the Cuget is replaced and a thin copper film 39c is formed on this TiN film 39b by 60mm.
A material film 39 was obtained. In this structure, the Ti film 39a becomes an ohmic contact layer and the TiN film 39b becomes a barrier layer.
次に、レジストパタン３３ａ及び素材膜３９のレジスト
パタン３３ａ上の部分を除去するため、素材膜３９の形
成しである下地３１をＤＭＦ（ジメチルホルムアミド）
中に浸し超音波をかけながらリフトオフした。この結果
、第１図（Ｆ）に示すような所望の配線パタン４１を得
た。Next, in order to remove the resist pattern 33a and the portion of the material film 39 above the resist pattern 33a, the base 31 on which the material film 39 is formed is heated using DMF (dimethylformamide).
I immersed it inside and lifted it off while applying ultrasound. As a result, a desired wiring pattern 41 as shown in FIG. 1(F) was obtained.
このようにして形成した実施例１の配線パタン４１の信
頼性評価試験を以下に説明するように行なった。先ず、
配線パタン４１を有する下地３１を、所定の大きざ（こ
ダイシングしでチップ化し、このチップを半導体集積回
路の製造に用いられるパッケージに収納し、リードフレ
ーム゛のあるリードと第１図（ハ）に示したポリシリコ
ン段差３１ｂとを接続しかつ別のあるリードと配線パタ
ン４１とを接続した後、樹脂封止した０次いで、この封
止試料を２００℃の温度の炉中に入れ、上述の各リード
間に電流密度が１ ｘ １０’ Ａ ／ ｃｍ２となる
ように電流を流し続け、配線パタン４１が断線するまで
の時間を測定した。実施例１の配線パタン４１は、信頼
性試験開始後２５１０時間経過した時に断線した。A reliability evaluation test of the wiring pattern 41 of Example 1 thus formed was conducted as described below. First of all,
The base 31 having the wiring pattern 41 is diced into chips of a predetermined size, and the chips are housed in a package used in the manufacture of semiconductor integrated circuits, and the leads with the lead frame and the leads shown in FIG. After connecting the polysilicon step 31b shown in FIG. 3 and connecting another lead to the wiring pattern 41, the resin-sealed sample was placed in a furnace at a temperature of 200° C. and the above-mentioned process was performed. A current was continued to flow between each lead so that the current density was 1 x 10' A/cm2, and the time until the wiring pattern 41 was disconnected was measured.The wiring pattern 41 of Example 1 was The wire was disconnected after 2510 hours.
止敷刊
素材膜をＡｌ−３ｉ（Ｓｉ混合比１％）合金としたこと
以外は実施例１と全く同様にして、下地３１上にＡ９−
Ｓｉ合金から成る配線パタン（線幅１ｕｍ、膜厚６００
０Ａ ） を形成した。次いで、実施例１と同様な方法
による信頼性試験を行なった。Ａ’Ｊ−Ｓｉ合金から成
る比較例の配線パタンは、信頼性試験開始後３２０時間
経過した時に断線した。A9-3 was deposited on the base 31 in exactly the same manner as in Example 1, except that the adhesive material film was an Al-3i (Si mixture ratio 1%) alloy.
Wiring pattern made of Si alloy (line width 1um, film thickness 600mm)
0A) was formed. Next, a reliability test was conducted in the same manner as in Example 1. The wiring pattern of the comparative example made of A'J-Si alloy was disconnected 320 hours after the start of the reliability test.
東１１性２
実施例１で用いたレジスト（ＬＭＲ−ＵＶ４５−３Ｆ
）に、９線の波長領域に吸収を有する物質としてのクル
クミン（東京化成製）を５重量％加え、また、露光量Ｍ
を９線を主光線とする光源を有する日本光学工業（株）
製のＮ５Ｒ−＋５０５Ｇ４Ｄ（ＮＡ＝０．４５ ）と称
される露光装置とし、ホトマスクを５：１縮小投影用の
もので第１図（Ｃ）に示した遅光部３５の幅が５０ｍの
ホトマスクとした以外は、実施例１と同様な手順で、下
地３１上にＴｉ膜／ＴｉＮ膜／Ｃｕ膜で構成し幅かｌｕ
ｍの銅の配線パタンを形成した。East 11 Sex 2 Resist used in Example 1 (LMR-UV45-3F
), 5% by weight of curcumin (manufactured by Tokyo Kasei), which is a substance that has absorption in the 9-line wavelength region, was added, and the exposure amount was M.
Nippon Kogaku Kogyo Co., Ltd., which has a light source with 9 rays as the chief ray.
The exposure device was N5R-+505G4D (NA=0.45) manufactured by Manufacturer Co., Ltd., and the photomask was for 5:1 reduction projection, and the width of the light slowing part 35 was 50 m as shown in FIG. 1(C). The steps were the same as in Example 1 except that the Ti film/TiN film/Cu film was formed on the base 31 and the width was
A copper wiring pattern of m was formed.
なあ、露光量は２００ｍＪ／ｃｍ２である。Note that the exposure amount is 200 mJ/cm2.
次いで、実施例］と同様な方法による信頼性試験を行な
った。実施例２の配線パタンは、信頼性試験開始後２２
４０時間経過した時に断線した。Next, a reliability test was conducted in the same manner as in Example]. The wiring pattern of Example 2 was 22 seconds after the start of the reliability test.
The wire broke after 40 hours.
なお、この発明は上述の実施例のみに限定されるもので
はなく、以下に説明するような変更を加えることが出来
る。Note that the present invention is not limited to the above-described embodiments, and modifications as described below can be made.
実施例においでは、少なくとも銅の薄膜を含む配線パタ
ンを、Ｔｉ膜／ＴｉＮ膜／Ｃｕ膜の積層体で構成してい
る。しかし、配線パタンの構成はこれに限られるもので
はなく、少なくとも銅の薄膜を含んでいれば良い０例え
ば、銅以外の材料であって、ドライエツチングが容易で
ないバリアメタル等の薄膜を含んでいる配線パタン形成
の場合にもこの発明は有効である。In the embodiment, the wiring pattern including at least a copper thin film is formed of a laminate of Ti film/TiN film/Cu film. However, the structure of the wiring pattern is not limited to this, and may include at least a thin film of copper.For example, it may include a thin film of a material other than copper, such as a barrier metal that is not easy to dry-etch. The present invention is also effective in forming wiring patterns.
（発明の効果）
上述した説明からも明らかなように、この発明の配線パ
タン形成方法によれば、イオンミリンク法のような複雑
な工程が不用であり、然も、ウエットエ・ンラング法よ
りも寸法制御性に優れるリフトオフ法により、電気的特
性に優れストレスマイグレーション或いはエレクトロマ
イグレーションの影響も受けにくい銅の配線パタンを容
易に形成出来る。従って、長期に渡って断線等の発生の
ない半導体集積回路の製造が可能になる。(Effects of the Invention) As is clear from the above explanation, the wiring pattern forming method of the present invention does not require a complicated process such as the ion milling method, and is more efficient than the wet-and-run method. By using the lift-off method, which has excellent dimensional controllability, it is possible to easily form a copper wiring pattern that has excellent electrical characteristics and is less susceptible to stress migration or electromigration. Therefore, it is possible to manufacture semiconductor integrated circuits without occurrence of disconnections or the like over a long period of time.
また、レジストをクレゾールノボラック樹脂のフェノー
ル性水酸基の一部が１．２−ナフトキノンジアジド−５
−スルホニル基または１．２−ナフトキノンジアジド−
４−スルホニル基でエステル化されたものとすることに
より、高圧水銀灯の９線或いは１線を用いた公知の露光
プロセスで銅の配線パタンか得られるので、この発明を
現行の半導体集積回路の製造に直に通用出来る。In addition, some of the phenolic hydroxyl groups of the cresol novolac resin are 1,2-naphthoquinonediazide-5.
-Sulfonyl group or 1,2-naphthoquinonediazide-
By esterifying with a 4-sulfonyl group, a copper wiring pattern can be obtained by a known exposure process using 9 lines or 1 line of a high-pressure mercury lamp. It can be directly applied to
第１図（Ａ）〜（Ｆ）は、実施例の配線パタン形成方法
を示す工程図、
第２図は、実施例の配線パタン形成用素材膜の説明図、
第３図は、この発明の説明（こ供する図であり、ＬＭＲ
−ＵＶの露光・現像特性を示す図、第４図は、この発明
の説明に供する図であり、ＬＭＲ−ＵＶの吸収スペクト
ルを示す図、第５図は、従来技術の説明に供する図であ
る。
２１・・・ＬＭＲ−υ■の不溶化部分
２３・・・ＬＭＲ−ＵＶ
２５ａ、 ２５ｂ、 ２５ｃ・・・オーバーハングの程
度３１・・・配線パタンを形成したい下地３１ａ・・・
シリコン基板
３１ｂ・・・ポリシリコンの段差
３１ｃ・・・ＢＰＳＧ膜、 ３１ｄ・・・コンタ
クトホール３３−ＬＭＲ−ＵＶ４５−ＳＦ （Ｌ、シ
スト）３３ａ・・・断面形状がオーバーハング状のレジ
ストパタン
３５・・・遮光部、 ３７・・・ホトマスク３
９・・・少なくとも銅の薄膜を含む素材膜４１・・・膜
配パタン。
特許出願人 沖電気工業株式会社
３３： ＬＭＲ−ＵＶ４５−９Ｆ （Ｌ、ラスト）３５
：遣光部
３７：ホトマスク
英施例の配線パタン形成方法を示す工程図第１図
３１ｂ：ポリシリコンの段差
３１ｃ： Ｂ Ｐ Ｓ Ｇ膜
３１ｄ：コンタクトホール
芙施例の配線パタン形成方法２３示す工程図第１図（Ａ
）
３９・少なくとも銅の薄膜を含む素材膜寅施例の配線パ
タン形成方法を示す工程図第１図
寅施例の配線パタン用素材膜の説明図
第２図
この発明の説明に供する図
第３図
（１線）
（９線）
波長（ｎｍ）
ＭＲ
Ｕのの収スペクトル
第４
図1(A) to (F) are process diagrams showing a method for forming a wiring pattern according to an embodiment, FIG. 2 is an explanatory diagram of a material film for forming a wiring pattern according to an embodiment, and FIG. Explanation
- A diagram showing UV exposure and development characteristics, FIG. 4 is a diagram used to explain the present invention, and a diagram showing LMR-UV absorption spectrum, FIG. 5 is a diagram used to explain the prior art. . 21... Insolubilized portion of LMR-υ■ 23... LMR-UV 25a, 25b, 25c... Degree of overhang 31... Underlayer 31a on which wiring pattern is to be formed...
Silicon substrate 31b...Polysilicon step 31c...BPSG film, 31d...Contact hole 33-LMR-UV45-SF (L, cyst) 33a...Resist pattern 35 with an overhang-like cross-sectional shape ...Light shielding part, 37...Photomask 3
9... Material film 41 containing at least a thin copper film... Film distribution pattern. Patent applicant Oki Electric Industry Co., Ltd. 33: LMR-UV45-9F (L, last) 35
31b: Polysilicon step 31c: BPSG film 31d: Process showing method 23 for forming a wiring pattern using a contact hole example. Figure 1 (A
39. Process diagram showing the wiring pattern forming method of the material film containing at least a thin copper film. Figure 1. An explanatory diagram of the material film for the wiring pattern of the embodiment. Figure 2. Figure 3 for explaining the present invention. Figure (1 line) (9 line) Wavelength (nm) MR U spectrum Figure 4
Claims (3)
する工程と、 該レジストに対し露光・現像を行ない、該レジストの当
該配線パタン形成予定領域に対応する部分が除去され残
存部分の断面形状がオーバーハング状である、レジスト
パタンを形成する工程と、該レジストパタンを含む前記
下地上に少なくとも銅の薄膜を含む当該配線パタン用の
素材膜を形成する工程と、 前記レジストパタン及び前記素材膜の前記レジストパタ
ン上の部分を除去する工程と を含むことを特徴とする配線パタン形成方法。(1) A process of applying a resist onto the base on which a wiring pattern is to be formed, exposing and developing the resist, removing a portion of the resist corresponding to the area where the wiring pattern is to be formed, and changing the cross-sectional shape of the remaining portion. a step of forming a resist pattern having an overhang shape; a step of forming a material film for the wiring pattern including at least a thin copper film on the base including the resist pattern; A method for forming a wiring pattern, comprising the step of removing a portion on the resist pattern.
性水酸基の一部が１、２−ナフトキノンジアジド−５−
スルホニル基または１、２−ナフトキノンジアジド−４
−スルホニル基でエステル化されたものとし、 前記露光をｉ線（波長３６５ｎｍ）を主先線とする光源
で行なうこと を特徴とする配線パタン形成方法。(2) In the wiring pattern forming method according to claim 1, the resist is formed so that a part of the phenolic hydroxyl groups of the cresol novolac resin is 1,2-naphthoquinonediazide-5-
Sulfonyl group or 1,2-naphthoquinonediazide-4
- A method for forming a wiring pattern, characterized in that the wiring pattern is esterified with a sulfonyl group, and the exposure is performed using a light source whose main line is i-line (wavelength: 365 nm).
性水酸基の一部が１、２−ナフトキノンジアジド−５−
スルホニル基でエステル化されたものであってｇ線の波
長領域に吸収を有する物質が含有されたものとし、 前記露光をｇ線（波長４３６ｎｍ）を主光線とする光源
で行なうこと を特徴とする配線パタン形成方法。(3) In the wiring pattern forming method according to claim 1, the resist is formed so that some of the phenolic hydroxyl groups of the cresol novolac resin are 1,2-naphthoquinonediazide-5-
The material is esterified with a sulfonyl group and contains a substance having absorption in the wavelength region of the G-line, and the exposure is performed using a light source whose chief ray is the G-line (wavelength: 436 nm). Wiring pattern formation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1723389A JPH02197127A (en) | 1989-01-26 | 1989-01-26 | Formation of wiring pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1723389A JPH02197127A (en) | 1989-01-26 | 1989-01-26 | Formation of wiring pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197127A true JPH02197127A (en) | 1990-08-03 |
Family
ID=11938230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1723389A Pending JPH02197127A (en) | 1989-01-26 | 1989-01-26 | Formation of wiring pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197127A (en) |
-
1989
- 1989-01-26 JP JP1723389A patent/JPH02197127A/en active Pending
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