JPH06151388A - Method for creating contact hole of semiconductor device - Google Patents
Method for creating contact hole of semiconductor deviceInfo
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- JPH06151388A JPH06151388A JP4302509A JP30250992A JPH06151388A JP H06151388 A JPH06151388 A JP H06151388A JP 4302509 A JP4302509 A JP 4302509A JP 30250992 A JP30250992 A JP 30250992A JP H06151388 A JPH06151388 A JP H06151388A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置のコンタクト
ホール形成方法に関し、より詳細には半導体集積回路製
造過程のＳｉＯ2 膜をエッチングしてコンタクトホール
を形成する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly to a method for forming a contact hole by etching a SiO 2 film in a semiconductor integrated circuit manufacturing process.
【０００２】[0002]
【従来の技術】従来から、半導体装置（半導体集積回
路）の製造において、半導体基板の表面のＳｉＯ2 膜に
コンタクトホールを形成するためには、フォトリソグラ
フィとエッチングを組み合わせた技術が採用されてい
る。フォトリソグラフィ技術は、レジストにマスクのパ
ターンを転写する工程であり、エッチング技術はパター
ン形成されたレジストをマスクとしてＳｉＯ2 膜を加工
する工程である。2. Description of the Related Art Conventionally, in the manufacture of a semiconductor device (semiconductor integrated circuit), a technique combining photolithography and etching has been used to form a contact hole in a SiO 2 film on the surface of a semiconductor substrate. . The photolithography technique is a process of transferring a mask pattern to a resist, and the etching technique is a process of processing a SiO 2 film using the patterned resist as a mask.
【０００３】一般的なコンタクトホールを形成するため
のフォトリソグラフィ及びエッチング工程を図５に基づ
いて説明する。まず、Ｓｉ基板４１上にＳｉＯ2 膜４２
を形成し、次いで感光性高分子から成るレジスト４３を
塗布し、この後プリベークを行なってレジスト４３中に
含まれる有機溶剤を除去する（図５（ａ））。次に、マ
スクパターン４４を露光によってレジスト４３上に転写
し（図５（ｂ））、その後レジスト４３を現像してマス
クパターン４４に対応するレジスト４３のパターンを形
成する。次に、ポストベークを行なってレジスト４３を
硬化させ、ＳｉＯ2 膜４２との密着性を高めておく（図
５（ｃ））。さらに、レジスト４３をマスクとしてＳｉ
Ｏ2 膜４２にエッチング処理を施し、コンタクトホール
４５を形成する（図５（ｄ））。次に、不要となったレ
ジスト４３を溶かして除去する（図５（ｅ））。以上の
ように、（図５（ａ）〜（ｅ））に示したような５つの
主な工程から一般的なフォトリソグラフィ及びエッチン
グ工程は構成されていた。上記したフォトリソグラフィ
及びエッチング工程により形成されるコンタクトホール
４５の断面形状は矩形形状をしているが、デバイスの応
用上、ＳｉＯ2 膜４２のエッチング後、テーパ角のつい
た断面形状を得ることが望ましい場合がある。例えば、
多層配線における絶縁膜（ＳｉＯ2 膜４２）のコンタク
トホール４５の断面形状をテーパ状とすることにより、
上層配線における断線を防止したり、金属材料の埋め込
み特性を改善して導通不良を防止したりする場合であ
る。このようなテーパ形状を有するコンタクトホールを
得る方法としては、ウェットエッチングとドライエッチ
ングとを組み合わせた方法、重合物をレジストパターン
の側壁に堆積させながらドライエッチングを行なう方
法、エッチング時のマスク材として用いるレジストにテ
ーパ角を付けておく方法などがある。A photolithography and etching process for forming a general contact hole will be described with reference to FIG. First, the SiO 2 film 42 is formed on the Si substrate 41.
Is formed, then a resist 43 made of a photosensitive polymer is applied, and then prebaking is performed to remove the organic solvent contained in the resist 43 (FIG. 5A). Next, the mask pattern 44 is transferred onto the resist 43 by exposure (FIG. 5B), and then the resist 43 is developed to form a pattern of the resist 43 corresponding to the mask pattern 44. Next, post-baking is performed to cure the resist 43 and enhance the adhesiveness with the SiO 2 film 42 (FIG. 5C). Further, using the resist 43 as a mask, Si
The O 2 film 42 is etched to form a contact hole 45 (FIG. 5D). Next, the unnecessary resist 43 is melted and removed (FIG. 5E). As described above, the general photolithography and etching process is composed of the five main processes as shown in FIGS. 5A to 5E. Although the cross-sectional shape of the contact hole 45 formed by the photolithography and etching process described above has a rectangular shape, it may be possible to obtain a cross-sectional shape with a taper angle after the etching of the SiO 2 film 42 for application of the device. Sometimes desirable. For example,
By making the cross-sectional shape of the contact hole 45 of the insulating film (SiO 2 film 42) in the multilayer wiring tapered,
This is a case where the disconnection in the upper layer wiring is prevented, or the conduction characteristic is prevented by improving the filling property of the metal material. As a method of obtaining a contact hole having such a tapered shape, a method combining wet etching and dry etching, a method of performing dry etching while depositing a polymer on a sidewall of a resist pattern, and a method of being used as a mask material during etching There is a method of forming a taper angle on the resist.
【０００４】まず、図６に基づいてウェットエッチング
とドライエッチングとを組み合わせた方法について説明
する。この方法ではまず最初に、Ｓｉ基板５１上にＳｉ
Ｏ2膜５２を形成し、さらにＳｉＯ2 膜５２上に感光性
高分子から成るレジスト５３を塗布する。この後、プリ
ベークを行なってレジスト５３中に含まれる有機溶剤を
除去し、マスク上のパターン（図示せず）を露光によっ
てレジスト５３上に転写してから現像する。次に、ポス
トベークを行なってレジスト５３を硬化させ、下地との
密着性を高めておく（図６（ａ））。さらに、レジスト
５３をマスクとし、例えば１０：１ＢＨＦ溶液（ＨＦ、
ＨＮＯ3 、Ｈ2 Ｏの混合液）を用いたウェットエッチン
グにより、ＳｉＯ2 膜５２の上部に等方的エッチングを
施して面取りを行なう（図６（ｂ））。この後、ドライ
エッチングにより異方的エッチングを施し、ＳｉＯ2 膜
５２に面取りされたパターンを形成する（図６
（ｃ））。次に、不要となったレジスト５３を溶かして
除去する（図６（ｄ））。First, a method of combining wet etching and dry etching will be described with reference to FIG. In this method, first, Si on the Si substrate 51 is
An O 2 film 52 is formed, and a resist 53 made of a photosensitive polymer is applied on the SiO 2 film 52. After that, prebaking is performed to remove the organic solvent contained in the resist 53, and a pattern (not shown) on the mask is transferred onto the resist 53 by exposure and then developed. Next, post-baking is performed to cure the resist 53 and enhance the adhesion to the base (FIG. 6A). Further, using the resist 53 as a mask, for example, a 10: 1 BHF solution (HF,
By wet etching using a mixed solution of HNO 3 and H 2 O), the upper part of the SiO 2 film 52 is isotropically etched to chamfer (FIG. 6B). Thereafter, anisotropic etching is performed by dry etching to form a chamfered pattern on the SiO 2 film 52 (FIG. 6).
(C)). Next, the resist 53 that is no longer needed is melted and removed (FIG. 6D).
【０００５】次に、重合膜を利用したドライエッチング
によるパターン形成方法を図７に基づいて説明する。ま
ず、Ｓｉ基板６１上にＳｉＯ2 膜６２を形成し、次にレ
ジスト６３を塗布する。この後プリベークを行なってレ
ジスト６３中に含まれる有機溶剤を除去し、マスクパタ
ーン（図示せず）を露光によってレジスト６３上に転写
してから現像をする（図７（ａ））。さらにレジスト６
３をマスクとし、ＣＣｌ2 Ｆ2 ／Ｃ2 Ｈ6 混合ガス系を
用い、反応性ドライエッチングにより異方的エッチング
を行なう。この場合、ＳｉＯ2 膜６２がエッチングされ
ると同時に重合物がレジスト６３のパターンの側壁に堆
積して重合膜６４が形成され、ＳｉＯ2膜６２にテーパ
角を有するパターンを形成することができる（図７
（ｂ））。次に、不要となったレジスト６３を溶かして
除去する（図７（ｃ））。Next, a pattern forming method by dry etching using a polymer film will be described with reference to FIG. First, the SiO 2 film 62 is formed on the Si substrate 61, and then the resist 63 is applied. After that, pre-baking is performed to remove the organic solvent contained in the resist 63, and a mask pattern (not shown) is transferred onto the resist 63 by exposure and then developed (FIG. 7A). Further resist 6
Using 3 as a mask, anisotropic etching is performed by reactive dry etching using a CCl 2 F 2 / C 2 H 6 mixed gas system. In this case, at the same time when the SiO 2 film 62 is etched, a polymer is deposited on the side wall of the pattern of the resist 63 to form the polymer film 64, and a pattern having a taper angle can be formed on the SiO 2 film 62 ( Figure 7
(B)). Next, the unnecessary resist 63 is melted and removed (FIG. 7C).
【０００６】エッチング時のマスク材として用いられる
レジスト自身にテーパ角を付けておく方法は、現像後の
レジストに熱処理を加えることにより、レジストにテー
パ角を付けておき、その後エッチングを施してテーパ角
を有するＳｉＯ2 膜を形成するというものである。A method of forming a taper angle on the resist itself used as a mask material during etching is to add a taper angle to the resist by applying heat treatment to the resist after development, and then perform etching to form a taper angle. Forming a SiO 2 film having
【０００７】[0007]
【発明が解決しようとする課題】上記したウェットエッ
チングとドライエッチングとを併用する方法の場合、レ
ジスト５３とＳｉＯ2 膜５２との密着性が悪いと、レジ
スト５３とＳｉＯ2 膜５２との界面から水平方向にエッ
チング液が染み込み、横方向にエッチングが拡がってし
まう。従って、再現性、制御性が悪くなるとともに微細
加工上も不利になるという問題があった。[SUMMARY OF THE INVENTION] The method of combining the wet etching and dry etching using the case, the poor adhesion between the resist 53 and the SiO 2 film 52, the interface between the resist 53 and the SiO 2 film 52 The etching solution penetrates in the horizontal direction, and the etching spreads in the horizontal direction. Therefore, there is a problem that the reproducibility and controllability are deteriorated and the fine processing is disadvantageous.
【０００８】重合膜６４を利用してドライエッチングを
行なう方法の場合、レジスト６３側壁に形成される重合
膜６４を利用してＳｉＯ2 膜６２にテーパ角を形成する
ため、エッチング処理枚数が増加するにつれて、重合物
の影響でエッチングレートの低下が生じ、各パターンに
おける制御性、再現性が悪いという課題があった。In the case of the dry etching method using the polymer film 64, the taper angle is formed on the SiO 2 film 62 by using the polymer film 64 formed on the side wall of the resist 63, so that the number of etching processes increases. Along with this, there is a problem that the etching rate is lowered due to the influence of the polymer, and the controllability and reproducibility in each pattern are poor.
【０００９】さらに、エッチングの際のマスク材として
用いられるレジストにテーパ角を付けておく方法の場
合、レジストに熱処理を施したときに生じる伸縮がパタ
ーン幅、パターン密度の相違に起因して一様に起こら
ず、レジストのテーパ形状に差が生じてしまい、制御
性、再現性が悪いという課題があった。Further, in the case of a method of forming a taper angle on the resist used as a mask material during etching, the expansion and contraction caused when the resist is heat-treated is uniform due to the difference in pattern width and pattern density. However, there is a problem in that the controllability and reproducibility are poor due to the difference in the taper shape of the resist.
【００１０】本発明はこのような課題に鑑み発明された
ものであって、基板上のＳｉＯ2 膜にテーパ形状を有す
るコンタクトホールを形成することができ、しかもテー
パ角の制御性および再現性に優れた半導体装置のコンタ
クトホール形成方法を提供することを目的としている。The present invention has been invented in view of the above problems, and it is possible to form a contact hole having a tapered shape in a SiO 2 film on a substrate, and moreover, the controllability and reproducibility of the taper angle are improved. An object is to provide an excellent method for forming a contact hole in a semiconductor device.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置のコンタクトホール形成方法
は、基板上にＳｉＯ2 膜を成膜し、該ＳｉＯ2 膜上に反
射防止膜を成膜し、該反射防止膜上に膜厚を制御してレ
ジストを塗布し、全面露光、ＰＥＢ（Post Exposure Ba
ke）処理及びマスク露光を施して現像した後、ＣＦ4 、
ＣＨＦ3 ならびにＨｅ及び／またはＡｒの混合ガスで前
記ＳｉＯ2 膜をエッチングすることを特徴としている。In order to achieve the above object, a method of forming a contact hole of a semiconductor device according to the present invention comprises forming a SiO 2 film on a substrate and forming an antireflection film on the SiO 2 film. A film is formed, a resist is applied on the antireflection film while controlling the film thickness, and overall exposure and PEB (Post Exposure Ba
ke) processing and mask exposure, and then developing, CF 4 ,
It is characterized in that the SiO 2 film is etched with a mixed gas of CHF 3 and He and / or Ar.
【００１２】[0012]
【作用】上記した方法によれば、レジストパターンを形
成する際のフォトリソグラフィ工程の前処理として、基
板上のＳｉＯ2 膜上に、たとえばアモルファスＳｉを堆
積させて反射防止膜を成膜した後、さらにフォトリソグ
ラフィ工程として該反射防止膜上に、後の露光工程で定
在波の腹がレジスト表面に生じるようにレジストの膜厚
を制御して塗布し、全面露光、ＰＥＢ処理及びマスク露
光とを組み合わせて行なった後現像する。According to the above-mentioned method, as a pretreatment of the photolithography step in forming the resist pattern, after depositing, for example, amorphous Si on the SiO 2 film on the substrate to form the antireflection film, Further, as a photolithography step, the resist film thickness is controlled and applied so that antinodes of standing waves are generated on the resist surface in the subsequent exposure step as a photolithography step, and overall exposure, PEB processing and mask exposure are performed. Develop after combination.
【００１３】レジスト中のインヒビタ（現像抑制剤）
は、レジストが露光されることにより分解されるので、
全面露光の強度を調整すればレジストの表面のみが強く
露光され、インヒビタ濃度は小さくなり、現像可能状態
となる。また、深い部分になるにしたがって露光された
光強度が弱まった状態となり、インヒビタ濃度は大きく
なり現像不可能状態となる。つまり、前記全面露光後の
インヒビタ濃度はレジスト表面から深くなるにつれて大
きくなるという濃度分布を示す。この状態からマスク露
光を行なうと、マスク露光では開口部のみから光がレジ
ストに照射され、前記開口部における光強度分布は表面
部に近いほど現像により溶解可能な状態が大きく拡がっ
た状態となる（図８（ａ）参照）。Inhibitor in resist (development inhibitor)
Is decomposed by exposing the resist,
If the intensity of the whole surface exposure is adjusted, only the surface of the resist is strongly exposed, the inhibitor concentration is reduced, and the developing state is achieved. Further, as the depth becomes deeper, the intensity of the exposed light becomes weaker, the inhibitor concentration becomes higher, and the developing becomes impossible. In other words, there is a concentration distribution in which the inhibitor concentration after the entire surface exposure increases as the depth from the resist surface increases. When the mask exposure is performed in this state, the resist is irradiated with light only from the opening portion in the mask exposure, and the light intensity distribution in the opening portion is in a state in which the state in which the light can be dissolved by the development is broadened as it is closer to the surface portion ( FIG. 8A).
【００１４】また、露光波長が単一波長の場合、定在波
の影響で下地膜に対して垂直方向にλ／４ｎ（λ；波
長，ｎ；屈折率）周期で光の強度が変化することによっ
て、レジストの側壁に波状模様が現われることがある。
そこで、定在波の影響を緩和するため全面露光またはマ
スク露光の後にＰＥＢ処理を施すことによって、前記全
面露光及び前記マスク露光後におけるレジスト中のイン
ヒビタ濃度分布がなめらかになり、線幅の制御が容易と
なる（図８（ｂ）参照）。また、前記マスク露光の前に
前記ＰＥＢ処理を施した場合は、前記マスク露光におけ
る光が入射し易くなるため、マスク露光量を小さく見積
もることも可能となり、またマスク露光時における光の
定在波の影響も緩和されることとなる。Further, when the exposure wavelength is a single wavelength, the intensity of light changes in a period of λ / 4n (λ; wavelength, n; refractive index) in the direction perpendicular to the underlying film due to the influence of standing waves. Depending on the case, a wavy pattern may appear on the side wall of the resist.
Therefore, PEB treatment is performed after the entire surface exposure or the mask exposure in order to mitigate the influence of the standing wave, so that the inhibitor concentration distribution in the resist after the entire surface exposure and the mask exposure becomes smooth, and the line width can be controlled. It becomes easy (see FIG. 8B). Further, when the PEB treatment is performed before the mask exposure, the light in the mask exposure is likely to enter, so that the mask exposure amount can be estimated to be small, and the standing wave of the light during the mask exposure can be estimated. Will also be mitigated.
【００１５】ところで、露光する際にレジスト中に定在
波が発生する場合、通常反射面での定在波は節となり、
以下等間隔で腹と節とが交互に存在し、定在波の周期Ｌ
はＬ＝λ／２ｎ［Å］（露光波長をλ［Å］、屈折率を
ｎとする）となる。そして、レジスト表面に定在波の節
がきた場合、レジスト表面は溶解されにくくなり、レジ
ストパターンの断面形状がお椀型のレジストパターンが
形成される。この形状がコンタクトホールに転写される
と上層配線における断線や導通不良が起こりやすい形状
となる。レジスト表面に定在波の腹がきた場合、レジス
ト表面は溶解されやすくなり、なだらかな裾を引いたテ
ーパ角を有するレジストパターンが形成される。しか
し、基板上にＳｉＯ2 膜が形成され、その上にレジスト
が塗布されている場合、ＳｉＯ2 膜を反射面とした定在
波や、基板を反射面とした定在波などが発生することが
あり、その影響で深さ方向に周期的な露光強度ムラがで
きてしまう。例えば、ＳｉＯ2 膜の屈折率を１．４５、
レジストの屈折率を１．６４、露光波長を４３６０Å
（ｇ線）とすると、定在波の節の間隔はレジスト中で約
１３３０Å、ＳｉＯ2 膜中で約１５００Åである。この
ため、基板上面を反射面とする場合と、ＳｉＯ2 膜上面
を反射面とする場合の両者の影響が定在波に現われると
その関係は複雑となり、レジスト中における定在波の影
響を抑制することは困難となる。By the way, when a standing wave is generated in the resist during exposure, the standing wave on the reflection surface usually becomes a node,
The belly and the node are alternately present at equal intervals, and the standing wave period L
Is L = λ / 2n [Å] (where the exposure wavelength is λ [Å] and the refractive index is n). Then, when a standing wave node is formed on the resist surface, the resist surface is less likely to be dissolved, and a bowl-shaped resist pattern having a cross-sectional shape of the resist pattern is formed. When this shape is transferred to the contact hole, the shape is likely to cause disconnection or conduction failure in the upper layer wiring. When an antinode of a standing wave appears on the resist surface, the resist surface is easily dissolved, and a resist pattern having a taper angle with a gentle skirt is formed. However, when a SiO 2 film is formed on a substrate and a resist is applied on the SiO 2 film, a standing wave having the SiO 2 film as a reflection surface or a standing wave having the substrate as a reflection surface may be generated. As a result, exposure intensity unevenness occurs periodically in the depth direction. For example, if the refractive index of the SiO 2 film is 1.45,
Refractive index of resist is 1.64, exposure wavelength is 4360Å
(G line), the spacing between the nodes of the standing wave is about 1330Å in the resist and about 1500Å in the SiO 2 film. For this reason, if the effects of both the case where the upper surface of the substrate is used as the reflecting surface and the case where the upper surface of the SiO 2 film is used as the reflecting surface appear in the standing wave, the relationship becomes complicated, and the effect of the standing wave in the resist is suppressed. It will be difficult to do.
【００１６】そこで、ＳｉＯ2 膜上にアモルファスＳｉ
などをスパッタし、光の通過を遮断するための反射防止
膜を形成することにより、ＳｉＯ2 膜厚の変動による定
在波の影響を除去することが可能となり、前記反射防止
膜を反射面とした定在波の影響だけを考慮すれば良いこ
ととなる。下記の表１は、定在波が生じるレジスト膜厚
とレジスト表面での定在波の状態との関係を示してお
り、膜厚を増やしてゆくにつれて定在波の腹と節が周期
的に現われることが分かる。このことを利用して、定在
波の腹付近がレジスト表面に位置するようにレジストの
膜厚を制御する。例えば、レジストの屈折率を１．６
４、露光波長を４３６０Å（ｇ線）とすると定在波の周
期は約１３３０Åとなる。反射防止膜上面では定在波は
節になるから、膜厚が約（１３３０ｋ−６６５）Å，ｋ
は自然数；（表１参照）ならばレジスト表面の定在波は
腹となる。Therefore, amorphous Si is formed on the SiO 2 film.
By forming an antireflection film for blocking the passage of light by sputtering, it is possible to remove the influence of standing waves due to fluctuations in the SiO 2 film thickness, and the antireflection film is used as a reflection surface. It is only necessary to consider the effect of the standing wave. Table 1 below shows the relationship between the resist film thickness where a standing wave is generated and the state of the standing wave on the resist surface. As the film thickness is increased, the antinodes and nodes of the standing wave are cyclically changed. You can see that it appears. By utilizing this, the resist film thickness is controlled so that the antinode of the standing wave is located on the resist surface. For example, if the refractive index of the resist is 1.6
4. If the exposure wavelength is 4360Å (g line), the standing wave period is about 1330Å. Since standing waves become nodes on the upper surface of the antireflection film, the film thickness is about (1330k-665) Å, k
Is a natural number; (see Table 1), the standing wave on the resist surface is antinode.
【００１７】[0017]
【表１】 [Table 1]
【００１８】[0018]
【表２】 [Table 2]
【００１９】表２は、レジストの種々の屈折率及び種々
の露光波長における、レジストの表面に定在波の腹付近
がくるためのレジストの最適膜厚例を示しており、この
表から明らかなように、レジストの屈折率と露光波長と
の組合せにより種々の最適膜厚を選択することが可能と
なり、定在波の腹がレジストの表面にくる適切な膜厚を
選ぶことによって制御性、再現性の良いテーパ角を有す
るレジストパターンが安定的に形成され、この後異方的
エッチングを施せば、制御性、再現性の良いテーパ角を
有するコンタクトホールが形成されることとなる。Table 2 shows an example of the optimum film thickness of the resist for forming the antinode of the standing wave on the surface of the resist at various refractive indexes and various exposure wavelengths of the resist, which is clear from this table. As described above, it is possible to select various optimum film thicknesses by combining the refractive index of the resist and the exposure wavelength, and controllability and reproduction can be achieved by selecting the appropriate film thickness where the antinode of the standing wave is on the resist surface. A resist pattern having a taper angle with good properties is stably formed, and if anisotropic etching is performed thereafter, a contact hole with a taper angle with good controllability and reproducibility is formed.
【００２０】[0020]
【実施例】以下、本発明に係る半導体装置のコンタクト
ホール形成方法の実施例を図面に基づいて説明する。図
１（ａ）〜（ｄ）は実施例に係る半導体装置のコンタク
トホール形成方法を説明するための各工程を示した断面
図である。まず、Ｓｉからなる基板１１上にＳｉＯ2 膜
１２を形成し、次にＳｉＯ2 膜１２上にアモルファスＳ
ｉをスパッタして反射防止膜１３を形成する（図１
（ａ））。さらに、反射防止膜１３上に、感光性高分子
から成るレジスト１４を後の露光工程でレジスト１４中
に発生する定在波の腹付近がレジスト１４表面に位置す
るような膜厚でスピンコートする（図１（ｂ））。この
後、プリベークを行なってレジスト１４中に含まれる有
機溶剤を除去する。次に、レジスト１４上から全面露光
を行ない（（図１（ｃ））、続いてＰＥＢ処理を施した
後、マスクパターン１５を用いてステッパーでマスク露
光を行なう（図１（ｄ））。次にレジスト１４を現像
し、マスクパターン１５に対応するテーパ角を有するレ
ジストパターン１４ａを形成する（図１（ｅ））。その
後、ポストベークを行ない、レジスト１４中に含まれる
水分を飛ばし、ＳｉＯ2 膜１２との密着性を高めてお
く。さらに、このテーパ角を有するレジストパターン１
４ａをマスクとしてＳｉＯ2 膜１２にエッチングを施
し、テーパ角を有するコンタクトホール１６を形成し、
不要となったレジストパターン１４ａを除去する（図１
（ｆ））。ただし、ＳｉＯ2 膜１２をエッチングする
際、ＳｉＯ2 膜１２上のアモルファスＳｉは膜厚が薄い
ため通常のエッチング条件で十分処理でき、問題にはな
らない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a method for forming a contact hole of a semiconductor device according to the present invention will be described below with reference to the drawings. 1A to 1D are cross-sectional views showing respective steps for explaining a method of forming a contact hole of a semiconductor device according to an embodiment. First, the SiO 2 film 12 is formed on the substrate 11 made of Si, and then the amorphous S is formed on the SiO 2 film 12.
i is sputtered to form the antireflection film 13 (see FIG. 1).
(A)). Further, a resist 14 made of a photosensitive polymer is spin-coated on the antireflection film 13 so as to have a film thickness such that the antinode of a standing wave generated in the resist 14 in the subsequent exposure step is located on the surface of the resist 14. (FIG. 1 (b)). After that, prebaking is performed to remove the organic solvent contained in the resist 14. Next, the entire surface is exposed from above the resist 14 ((FIG. 1 (c)), followed by PEB processing, and then mask exposure using a stepper using the mask pattern 15 (FIG. 1 (d)). Then, the resist 14 is developed to form a resist pattern 14a having a taper angle corresponding to the mask pattern 15 (FIG. 1 (e)), after which post-baking is performed to remove water contained in the resist 14 and SiO 2 The adhesiveness with the film 12 is enhanced, and the resist pattern 1 having this taper angle is further provided.
The SiO 2 film 12 is etched using 4a as a mask to form a contact hole 16 having a taper angle,
The unnecessary resist pattern 14a is removed (see FIG. 1).
(F)). However, when the SiO 2 film 12 is etched, since the amorphous Si on the SiO 2 film 12 has a small film thickness, it can be sufficiently processed under normal etching conditions, and there is no problem.
【００２１】上記アモルファスＳｉのスパッタ条件とし
ては温度：室温、ガス圧：２〜８mTorr 、ＤＣパワー：
２ｋＷ、膜厚：１００〜１２０Åを用い、図２に示した
装置を使用して行なった。また、上記エッチング処理は
ＣＦ4 、ＣＨＦ3 ならびにＨｅ及び／またはＡｒから選
んだ１種または２種の混合ガスを用い、図３の装置を使
用してＲＦパワー：８５０Ｗ、電極間距離：１ｃｍ、試
料温度：−３０℃で行なった。The sputtering conditions for the amorphous Si are temperature: room temperature, gas pressure: 2-8 mTorr, DC power:
It carried out using the apparatus shown in FIG. 2 using 2 kW and film thickness: 100-120 Å. In the etching process, a mixed gas of one or two selected from CF 4 , CHF 3 and He and / or Ar is used, and RF power: 850 W, distance between electrodes: 1 cm, using the apparatus shown in FIG. Sample temperature: -30 ° C.
【００２２】図中２１はターゲットを、２２は基板電極
を、２３高周波電源を、２４はガス導入口を、２５はウ
エハをそれぞれ示している。また、３１は上部電極を、
３２は下部電極を、３３は高周波電源を、３４はガス導
入口を、３５はウエハをそれぞれ示している。In the figure, 21 is a target, 22 is a substrate electrode, 23 is a high frequency power source, 24 is a gas inlet, and 25 is a wafer. Further, 31 is an upper electrode,
32 is a lower electrode, 33 is a high frequency power source, 34 is a gas inlet, and 35 is a wafer.
【００２３】なお、上記したエッチングガスにＯ2 を添
加しても良い。O 2 may be added to the above etching gas.
【００２４】図４は上記の実施例で形成されたレジスト
パターン１４ａを示す断面図である。この際の形成条件
は、レジスト１４としてポジレジストＰＦＸー１５（住
友化学工業（株）製）を用い、プリベークは１００℃で
１２０秒間行なった。なお、この段階でのレジスト１４
の膜厚は１．３μｍである。マスクなしの全面露光には
ＮＳＲ１５０５Ｇ７Ｅ（ニコン（株）製）を用いて露光
量９０ mJ/cm2 の条件で行ない、ＰＥＢ処理を１２０℃
で１２０秒間施し、マスク露光は露光量４５mJ/cm2の露
光条件で行なった。現像は２３℃で６５秒間行ない、ポ
ストベークを１２０℃で１２０秒間行なった。これによ
り、図４に示したように６５°テーパ角を有するレジス
トパターン１４ａを形成することができた。FIG. 4 is a sectional view showing the resist pattern 14a formed in the above embodiment. As the forming conditions at this time, a positive resist PFX-15 (manufactured by Sumitomo Chemical Co., Ltd.) was used as the resist 14, and prebaking was performed at 100 ° C. for 120 seconds. Note that the resist 14 at this stage
Has a thickness of 1.3 μm. NSR1505G7E (manufactured by Nikon Corporation) was used for the entire exposure without a mask under the conditions of an exposure amount of 90 mJ / cm 2 and PEB treatment was performed at 120 ° C.
For 120 seconds, and the mask exposure was performed under the exposure condition of an exposure amount of 45 mJ / cm 2 . The development was performed at 23 ° C. for 65 seconds, and post-baking was performed at 120 ° C. for 120 seconds. As a result, the resist pattern 14a having a taper angle of 65 ° could be formed as shown in FIG.
【００２５】[0025]
【表３】 [Table 3]
【００２６】表３は、本発明により形成されるレジスト
パターン１４ａのテーパ角θと全面露光及びマスク露光
の際の露光量、Ａ１スパッタにおけるカバレッジ・微細
加工性・レジスト残膜との関係を表わしたものである。
全面露光での露光量が増大するにつれて、レジストパタ
ーン１４ａのテーパ角が小さくなっている。テーパ角θ
は全面露光の際の露光量で調整できる。テーパ角５５°
では、テーパ角が穏やかであるのでＡ１スパッタ時にお
けるカバレッジは良くなるが、反面レジスト膜の減る量
が大きくなり、Ａ１スパッタ後、隣接するパターンと導
通する可能性があり、微細加工には向かない。また、テ
ーパ角８５°では、微細加工性及びレジスト残膜の点で
は良いが、Ａ１スパッタ時におけるカバレッジが悪く断
線する可能性が大きい。したがって、テーパ角６０°〜
６５°では、上記５５°と８５°の中間的性質を有して
おり、すべての特性を考慮した場合、最も好ましいテー
パ角といえる。Table 3 shows the relationship between the taper angle θ of the resist pattern 14a formed according to the present invention, the exposure amount in the entire surface exposure and the mask exposure, the coverage in A1 sputtering, the fine workability, and the resist residual film. It is a thing.
The taper angle of the resist pattern 14a becomes smaller as the exposure amount in the whole surface exposure increases. Taper angle θ
Can be adjusted by the exposure amount at the time of overall exposure. Taper angle 55 °
Then, since the taper angle is gentle, the coverage at the time of A1 sputtering is improved, but the amount of the resist film reduced is large, and there is a possibility that the adjacent pattern will be electrically connected after A1 sputtering, which is not suitable for fine processing. . Further, when the taper angle is 85 °, it is good in terms of fine workability and resist residual film, but the coverage during A1 sputtering is poor and there is a high possibility of disconnection. Therefore, the taper angle is 60 °
At 65 °, it has an intermediate property between the above 55 ° and 85 °, and it can be said that it is the most preferable taper angle in consideration of all the properties.
【００２７】上記実施例にあっては、全面露光の後にＰ
ＥＢ処理を施しているが、全面露光後マスク露光を行な
ってからＰＥＢ処理を施してもほぼ同様の効果が得られ
る。In the above-mentioned embodiment, after the whole surface exposure, P
Although the EB process is performed, substantially the same effect can be obtained by performing the PEB process after the mask exposure after the whole surface exposure.
【００２８】[0028]
【発明の効果】以上詳述したように本発明に係る半導体
装置のコンタクトホール形成方法においては、半導体装
置を製造する際のコンタクトホール形成工程において、
基板上にＳｉＯ2 膜を成膜し、該ＳｉＯ2 膜上に反射防
止膜を成膜することによって、前記ＳｉＯ2 膜中の定在
波の発生と影響を抑制することができ、またレジストを
適切な膜厚を選択して塗布することによって、お椀型の
パターンの発生を抑制するとともに定在波の影響を利用
してテーパ角を有するレジストパターンを形成すること
もでき、さらに全面露光、ＰＥＢ処理及びマスク露光を
施して現像した後、ＣＦ4 、ＣＨＦ3 ならびにＨｅ及び
／またはＡｒの混合ガスで前記ＳｉＯ2 膜をエッチング
することにより、テーパ形状の制御性および再現性に優
れたテーパ角を有するコンタクトホールを形成すること
ができる。As described above in detail, in the method of forming a contact hole of a semiconductor device according to the present invention, in the step of forming a contact hole in manufacturing a semiconductor device,
The SiO 2 film is formed on a substrate, by depositing the antireflection film on the SiO 2 film, it is possible to suppress the occurrence and influence of the standing wave of the SiO 2 film, also resist By selecting and applying an appropriate film thickness, it is possible to suppress the generation of bowl-shaped patterns and to form a resist pattern having a taper angle by utilizing the effect of standing waves. After the treatment and mask exposure and development, the SiO 2 film is etched with a mixed gas of CF 4 , CHF 3 and He and / or Ar to obtain a taper angle excellent in controllability and reproducibility of the taper shape. A contact hole having the same can be formed.
【図１】（ａ）〜（ｆ）は本発明に係る半導体装置のコ
ンタクトホール形成方法の実施例を各工程順に示した模
式的断面図である。1A to 1F are schematic cross-sectional views showing an embodiment of a method for forming a contact hole of a semiconductor device according to the present invention in the order of each step.
【図２】実施例におけるフォトリソグラフィ工程の前処
理であるアモルファスＳｉの成膜に使用されたスパッタ
装置を示した概略断面図である。FIG. 2 is a schematic cross-sectional view showing a sputtering apparatus used for film formation of amorphous Si which is a pretreatment of a photolithography process in an example.
【図３】実施例におけるエッチング処理工程に使用され
たエッチング装置を示した概略断面図である。FIG. 3 is a schematic cross-sectional view showing an etching apparatus used in an etching treatment process in an example.
【図４】実施例におけるレジストパターンを示した断面
図である。FIG. 4 is a cross-sectional view showing a resist pattern in an example.
【図５】（ａ）〜（ｅ）は従来のレジストパターンを用
いたコンタクトホール形成工程を順に示した模式的断面
図である。5A to 5E are schematic cross-sectional views sequentially showing a contact hole forming process using a conventional resist pattern.
【図６】（ａ）〜（ｄ）は従来のテーパー角の付いたコ
ンタクトホールを形成する際の各工程を順に示した模式
的断面図である。FIG. 6A to FIG. 6D are schematic cross-sectional views sequentially showing each step in forming a contact hole with a conventional taper angle.
【図７】（ａ）〜（ｃ）は別の従来例におけるテーパー
角の付いたコンタクトホールを形成する際の各工程を順
に示した模式的断面図である。7A to 7C are schematic cross-sectional views sequentially showing each step in forming a contact hole with a taper angle in another conventional example.
【図８】ＰＥＢ処理有無での（二重露光）本発明による
レジストパターンを示した摸式的断面図である。FIG. 8 is a schematic sectional view showing a resist pattern according to the present invention with or without PEB treatment (double exposure).
１１ 基板 １２ ＳｉＯ2 膜 １３ 反射防止膜 １４ レジスト11 substrate 12 SiO 2 film 13 antireflection film 14 resist
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 7352−4Ｍ Ｈ０１Ｌ 21/30 ３６１ Ｔ 7352−4Ｍ ３６１ Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H01L 21/027 7352-4M H01L 21/30 361 T 7352-4M 361 G
Claims (1)
2 膜上に反射防止膜を成膜し、該反射防止膜上に膜厚を
制御してレジストを塗布し、全面露光、ＰＥＢ（Post E
xposure Bake）処理及びマスク露光を施して現像した
後、ＣＦ4 、ＣＨＦ3 ならびにＨｅ及び／またはＡｒの
混合ガスで前記ＳｉＯ2 膜をエッチングすることを特徴
とする半導体装置のコンタクトホール形成方法。1. A SiO 2 film is formed on a substrate, and the SiO 2 film is formed.
Forming a 2 layer antireflection film on a resist is applied by controlling the film thickness on the antireflective film, the entire surface exposure, PEB (Post E
xosure Bake) treatment and mask exposure and development, and then etching the SiO 2 film with a mixed gas of CF 4 , CHF 3 and He and / or Ar, to form a contact hole in a semiconductor device.
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| JP4302509A JP2789969B2 (en) | 1992-11-12 | 1992-11-12 | Method for forming contact hole in semiconductor device |
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| JPH06151388A true JPH06151388A (en) | 1994-05-31 |
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| KR100363642B1 (en) * | 1999-11-11 | 2002-12-05 | 아남반도체 주식회사 | Method for forming contact hole of semiconductor devices |
| US6777738B2 (en) | 1999-06-09 | 2004-08-17 | Renesas Technology Corp. | Semiconductor integrated circuit |
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1992
- 1992-11-12 JP JP4302509A patent/JP2789969B2/en not_active Expired - Fee Related
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| JP2789969B2 (en) | 1998-08-27 |
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