JPH02196583A - Display device for muse video signal - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＵＳＥ映像信号の表示装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a display device for MUSE video signals.
（従来の技術）
現在、衛星利用のハイビジョン（高品位テレビ）放送の
ための伝送方式としてＭ Ｕ Ｓ Ｅ （Ｍｕｌｔｉｐ
ｌｅＳｕｂ−ｎｙｑｕｉｓｔ Ｓａｍｐｌｉｎｇ Ｅｎ
ｃｏｄｉｎｇ ）方式が提案されている。(Prior Technology) Currently, MUSE (Multip
leSub-nyquist Sampling En
coding) method has been proposed.
ＭＵＳＥ方式の背反段階においては、本格的なＭＵＳＥ
デコーダを内蔵する専用のハ・イビジョン受像機とは別
に、既存のＮＴＳＣ方式のテレビジョン受信機に付加す
るハイビジョン表示画面が必要になる。At the stage where the MUSE method goes against the grain, full-fledged MUSE
In addition to a dedicated high-definition receiver with a built-in decoder, a high-definition display screen is required to be added to an existing NTSC television receiver.
Ｍ Ｕ Ｓ Ｅ方式のハ・イビジゴン画面の縦横比は１
６：９で、既存のＮＴＳＣ方式のテレビジシン画面の′
！ｆ１横比４：３とは異なっている。このため、ハイビ
ジョン画面を既存のＮＴＳＣ方式の受信機に表示する場
合、第８図（Ａ）乃至（Ｃ）に示すような各種の方式が
考えられる。同図中、実線は１に１横比４；３のＮＴＳ
Ｃ表示画面、点線は縦横比１６：９のハイビジョン表示
画面である。（Ａ）は両画面の縦のサイズを一致させる
方式であり、この方式では、ハ・イビジョン画面の左右
両端部が欠落する。（Ｂ）は両画面の横のサイズを一致
させる方式であり、この方式ではハイビジョン画面の全
てを表示できるが、画面サイズが小さくなりまた上下に
無表示部分が出現する。（Ｃ）は上記（Ａ）と（Ｂ）の
折衷的な方式であり、ハ・イビジョン画面の上下左右の
４端部に少しずつの欠落部分が生ずる。The aspect ratio of the MUSE system's high-visigon screen is 1.
6:9 ratio of the existing NTSC television system screen.
! This is different from the f1 side ratio of 4:3. Therefore, when displaying a high-definition screen on an existing NTSC system receiver, various systems as shown in FIGS. 8(A) to 8(C) can be considered. In the figure, the solid line is the NTS with a 1:1 side ratio of 4:3.
C display screen, the dotted line is a high-definition display screen with an aspect ratio of 16:9. (A) is a method in which the vertical sizes of both screens are matched; in this method, both left and right ends of the high-definition screen are missing. (B) is a method in which the horizontal sizes of both screens are made to be the same; with this method, the entire high-definition screen can be displayed, but the screen size becomes smaller and blank areas appear at the top and bottom. (C) is a compromise between the above methods (A) and (B), and small portions are missing at the top, bottom, left, and right edges of the high-definition screen.
（発明が解決しようとする課題）
第８図の（Ａ）乃至（Ｃ）に示した各種表示方式には一
部・短がある。すなわち、（Ａ）の方式では、画面す・
イズは最大となるものの左右の欠落部分の割合が２５％
もの大きな値となる。（Ｂ）の方式では、欠落部分は生
じないものの画面す・イズは最小となる。（Ｃ）の方式
では、欠落部分の割合と百面す・イズは（Ａ）と（１３
）の中間的なものとなる。また、（Ｂ）と（Ｃ）の方式
では、表示画面の上下に暗い無表示部分が出現し、視聴
者に奇異な感じを与える。(Problems to be Solved by the Invention) Some of the various display methods shown in (A) to (C) of FIG. 8 have shortcomings. In other words, in method (A), the screen
Although the size is maximum, the percentage of missing parts on the left and right is 25%.
This is a huge value. In method (B), no missing parts occur, but the screen size is minimized. In method (C), the proportion of missing parts and the number of faces are (A) and (13
). Furthermore, in the methods (B) and (C), dark non-display areas appear at the top and bottom of the display screen, giving a strange feeling to the viewer.
（課題を解決するための手段）
本発明に係わるＭ Ｕ Ｓ Ｅ映像信号の表示装置によ
れば、ＭｔＪＳＥテレビジョン映像信号のライン群を半
分の本数に圧縮しつつ各ラインの時間軸をほぼ２倍に伸
張する走査変換手段を備え、表示画面の縦のサーイズを
ＮＴＳＣ画面のそれに一致させることにより画面サイズ
の縮小が有効に回避される。(Means for Solving the Problems) According to the display device for the MUSE video signal according to the present invention, the line group of the MtJSE television video signal is compressed to half the number, and the time axis of each line is reduced by approximately 2. A reduction in screen size is effectively avoided by providing a scan conversion means for doubling the size and making the vertical size of the display screen match that of an NTSC screen.
さらに、本発明の表示装置は、上記走査変換時に各う・
インの両端の一部に選択可能な欠落部分を生じさせ、こ
の走査変換済みのライン群を縦横比４：３のＮＴＳＣ表
示画面として表示する表示手段を備え、視聴者が左右の
欠落部分を表示画面の状況や好みに応じて随意に選択可
能とすることにより、欠落の弊害を最小限に留めるよう
に構成されている。Furthermore, the display device of the present invention has the following features:
A display means is provided to generate selectable missing portions at both ends of the input line, and display the scan-converted line group as an NTSC display screen with an aspect ratio of 4:3, so that the viewer can display the left and right missing portions. The configuration is configured to minimize the negative effects of omission by allowing selection at will depending on the screen situation and preference.
以下、本発明の作用を実施例と共に詳細に説明する。Hereinafter, the operation of the present invention will be explained in detail together with examples.
（実施例）
第１図は、本発明の一実施例に係わるＭＵＳＥ映像信号
の表示装置であり、ＩＮはＭＵＳＥ信号の入力端子、１
はＭＵＳＥ信号の帯域制限用ローパスフィルタ、２はＡ
／Ｄ変換回路、３と４は伝送関係のノンリニア・デイエ
ンファシス回路と逆Ｔ処理回路、５はブリフィルタ、６
は走査変換回路、７は時間軸伸張回路、８は線順次デコ
ーダ、９は逆７１リクス回路、１０はＤ／Ａ変換回路、
１１はローパスフィルタである。(Embodiment) FIG. 1 shows a display device for a MUSE video signal according to an embodiment of the present invention, IN is an input terminal for a MUSE signal;
is a low-pass filter for band limiting the MUSE signal, 2 is A
/D conversion circuit, 3 and 4 are transmission-related nonlinear de-emphasis circuits and inverse T processing circuits, 5 is a bris filter, 6
1 is a scan conversion circuit, 7 is a time axis expansion circuit, 8 is a line sequential decoder, 9 is an inverse 71-rix circuit, 10 is a D/A conversion circuit,
11 is a low pass filter.
また、１２と１３はＭＵＳＥ系の同期信号検出回路とク
ロック再生回路、１４と１５はＮＴＳＣ系のクロック再
生回路とシステム制御回路、１６号回路である。Further, 12 and 13 are a MUSE system synchronization signal detection circuit and a clock recovery circuit, 14 and 15 are an NTSC system clock recovery circuit and a system control circuit, and circuit No. 16.
入力端子ＩＮに出現するＭＵＳＥ信号は、帯域制限用の
ローパスフィルタ１を通過したのち、Ａ／Ｄ変換回路２
において１６．２ＭＨｚのサンプリング周波数のもとで
８ビツトのディジタル信号に変換される。このディジタ
ルＭＵＳＥ信号は、ノンリニア・デイエンファシス回路
３と逆γ処理回路５と、後段の処理に伴うエリアシング
防止用のローパスフィルタ５とを経て走査変換回路６に
供給される。この走査変換回路６では、ＭＵＳＥ映像信
号が半分のライン密度で時間軸がほぼ２倍のＮＴＳＣ映
像信号に変換される。The MUSE signal appearing at the input terminal IN passes through a low-pass filter 1 for band limiting, and then is sent to an A/D conversion circuit 2.
The signal is converted into an 8-bit digital signal at a sampling frequency of 16.2 MHz. This digital MUSE signal is supplied to a scan conversion circuit 6 via a nonlinear de-emphasis circuit 3, an inverse γ processing circuit 5, and a low-pass filter 5 for preventing aliasing associated with subsequent processing. This scan conversion circuit 6 converts the MUSE video signal into an NTSC video signal with half the line density and approximately twice the time axis.
この走査変換済みの輝度信号Ｙは、そのまま逆マトリク
ス回路９に供給される。 方、走査変換済みの色信号（
Ｒ−Ｙ）と（Ｂ−Ｙ）は、時間軸伸張回路７と線順次デ
コーダ８とを経て逆マトリクス回路９に供給される。逆
マトリクス回路９では、輝度信号Ｙと色信号（Ｒ−Ｙ）
、 （Ｉ３ Ｙ）とから三原色信号Ｒ，Ｇ、Ｂが生
成される。このＲ，Ｇ、Ｉ３３倍はＤ／Ａ変換回路１０
においてアナ口”Ｒ，Ｇ、 Ｂ信号に変換され、ロー
パスフィルタ１１を経て出力端子ＯＲ、Ｏｃ 、Ｏｎか
ら後段のＮＴＳＣ表示部に供給される。This scan-converted luminance signal Y is supplied to the inverse matrix circuit 9 as it is. On the other hand, the scan-converted color signal (
RY) and (B-Y) are supplied to an inverse matrix circuit 9 via a time axis expansion circuit 7 and a line sequential decoder 8. In the inverse matrix circuit 9, the luminance signal Y and the color signal (RY)
, (I3 Y), three primary color signals R, G, and B are generated. This R, G, I33 times is the D/A conversion circuit 10
The signals are converted into R, G, and B signals through the low-pass filter 11 and supplied to the subsequent NTSC display section from the output terminals OR, Oc, and On.
・方、同！ＩＪＩ検出回路（２においてディジクルＭＵ
ＳＥ信号に含まれる同期信号が抽出され、この同期信号
に基づきクロック再生回路１３において１６．２ ＭＨ
ｚと３２．４ＭＨｚのクロ・７り信号が再生され、出力
端子２１と２２とを経て内部システムクロックとしてＭ
ＵＳＥ信号処理系内の各回路に供給される。また、ＮＴ
ＳＣ系のクロック再生回路１４では、クロック再生回路
１３から出力される３２．４ ＭＨ２に位相ロックした
５、６７ＭＨｚのクロック信号が発生され、出力端子２
３に出力される。システム制御回路１５は、上記５．６
７ ＭＨｚのクロック信号に基づき表示用の同期信号を
含むＮＴＳＣ系の各種のタイミング信号を生成し、出力
端子１９から各部に供給する。・Same! IJI detection circuit (Digicle MU in 2)
A synchronization signal included in the SE signal is extracted, and based on this synchronization signal, the clock regeneration circuit 13 outputs 16.2 MH.
The 32.4MHz and 32.4MHz black and white signals are regenerated and sent to the M as the internal system clock via output terminals 21 and 22.
Supplied to each circuit in the USE signal processing system. Also, N.T.
The SC system clock regeneration circuit 14 generates a 5.67 MHz clock signal phase-locked to 32.4 MH2 output from the clock regeneration circuit 13, and outputs the clock signal to the output terminal 2.
3 is output. The system control circuit 15 is
Various timing signals of the NTSC system including a synchronization signal for display are generated based on the 7 MHz clock signal and supplied to each section from the output terminal 19.
第２図は、第１図中の走査変換回路６の構成の一例を示
すブロック図であり、１１はＭＵＳＥ映像信号の入力端
子、３１ａ、３１ｂは時間軸変換用のメモリ３２はアク
セス制御回路、Ｉ２はメモリアクセスの夕・イミングに
関する選択指令の入力端子、３３は１う・イン遅延回路
、３４は２ライン遅延回路、３５，３６．３７は加算回
路、３８はスーイ、チ、Ｉ３はス・インチ切り換え指令
の入力端子、０は走査変換済み映像信号の出力端子であ
る。FIG. 2 is a block diagram showing an example of the configuration of the scan conversion circuit 6 shown in FIG. I2 is an input terminal for a selection command regarding evening and timing of memory access, 33 is a 1-in delay circuit, 34 is a 2-line delay circuit, 35, 36, and 37 are adder circuits, 38 is a switch, and I3 is a switch. The input terminal 0 for the inch switching command is the output terminal for the scan-converted video signal.
第２図の走査変換回路の動作を、第３図の波形図と第４
図の隣接ラインどうしの合成の様子を示す概念図を用い
て説明する。The operation of the scan conversion circuit in Fig. 2 is explained by the waveform diagram in Fig. 3 and the waveform diagram in Fig. 4.
This will be explained using a conceptual diagram showing how adjacent lines in the figure are combined.
第３図の波形図に示すように、入力端子１．から供給さ
れるＭＵＳＩＥ映像信号の各ラインのうち１本おきの隣
接ラインＬ、、、、、Ｌ、。３ ・・・が−方のメモリ
３１ａに書込まれる。 ・方、遅延回路３３から出力さ
れる１う・イン前の１本置きの隣接ラインＬ、、Ｌ、や
２ ・・・が他方のメモリ３１ｂに書込まれる。すなわ
ち、ｎを偶数とすれば、奇数番目のラインＬ、、。Ｉ
＋ Ｌａ＋３ ・・・・が・力のメモリ３１ａに書
込まれると共に、偶数番目ΦラインＬ ｎ ＋ Ｌａ
＋２ ・・・・が他方のメモリ３１ｂに書込まれる。As shown in the waveform diagram of FIG. 3, input terminal 1. Every other adjacent line L, , , , L, of each line of the MUSIE video signal supplied from the MUSIE video signal. 3... are written to the negative memory 31a. On the other hand, every other adjacent line L, , L, 2, . That is, if n is an even number, then the odd numbered lines L, . I
+ La+3 ... is written to the force memory 31a, and the even-numbered Φ line L n + La
+2 . . . is written to the other memory 31b.
第３図に示すように、メモリ３１ａに書込まれた奇数番
目のラインは、その書込みの開始と同時にこの書込み速
度のほぼ半分の速度による読出しが開始される。また、
メモリ３１ｂに書込まれた偶数番目のラインは、その書
込みの終了と同時にこの書込み速度のほぼ半分の速度に
よる読出しが開始される。As shown in FIG. 3, reading of odd-numbered lines written in the memory 31a starts at approximately half the writing speed at the same time as the writing starts. Also,
For the even-numbered lines written in the memory 31b, reading starts at approximately half the writing speed at the same time as the writing ends.
メモリ３１ａから読出されたラインＬ、、。、上の映像
信号は、２ライン遅延回路３４０入力端子と、加算回路
３５の一方の入力端子と、垂直３８の一方の入力端子と
に供給される。加算回路３５の他方の入力端子には、２
ライン遅延回路３４から出力される２う・イン前のライ
ンＬｎ−１上の映像信号が供給される。従って、加算回
路３５からは、２本のラインＬｎ。、とＬｎ−＋上の映
像信号の平均値（Ｌ’、４＋ ｌ Ｌｎ−１） ／
２ が出力され、加算回路３６の一方の入力端子に供
給される。この加算回路３６の他方の入力端子には、ス
・イ・ンチ３８を経てラインＬ ｎ ＊ ＋又はＬｈ−
ｒ上の映像信号が供給される。従って、加算回路３６か
らは、映像信号の合成値（３Ｌｎ＋＋ −１−Ｌ、、
−＋ ） ／ ４、又は、（Ｌｎ、１＋ ３ Ｌｎ−１
） ／４が出力され、加算回路３７の・方の入力端子に
供給される。加算回路３７の他方の入力端子には、メモ
リ３１ｂから出力されるラインＬｎ上の映像信号が供給
される。従って、加算回路３７からは、隣接う・イン上
のＭＵＳＥ映像信号の合成値（１／２）Ｌ、、ｌ（３／
８） Ｌ、。ｌ ｌ（１／８）Ｌｌｌ−１、又は、
（１／２） ＬＩ、−１−（１／８） Ｌ、１．Ｉ
＋ （３／８）Ｌ７−１が出力される。Lines L, . . . are read out from the memory 31a. , are supplied to the two-line delay circuit 340 input terminal, one input terminal of the adder circuit 35, and one vertical input terminal 38. The other input terminal of the adder circuit 35 has 2
The video signal on the line Ln-1, outputted from the line delay circuit 34 two times before, is supplied. Therefore, from the adder circuit 35, there are two lines Ln. , and the average value of the video signal on Ln-+ (L', 4+ l Ln-1) /
2 is output and supplied to one input terminal of the adder circuit 36. The other input terminal of this adder circuit 36 is connected to the line Ln*+ or Lh- via a switch 38.
A video signal on r is supplied. Therefore, from the adder circuit 36, the composite value of the video signal (3Ln++ -1-L, . . .
-+ ) / 4, or (Ln, 1+ 3 Ln-1
) /4 is output and supplied to the input terminal of the adder circuit 37. The other input terminal of the adder circuit 37 is supplied with the video signal on line Ln output from the memory 31b. Therefore, from the adder circuit 37, the composite value (1/2) L, , l (3/
8) L. l l(1/8) Lll-1, or
(1/2) LI, -1-(1/8) L, 1. I
+ (3/8)L7-1 is output.
ここで、第４図を参照すれば、加算回路３７から出力さ
れるＭＵＳＥ映像信号の合成値（１／２） Ｌａ十（３
／８） Ｌ、。＋ ’ （１／Ｅｌ） Ｌ 、１
− ＋ は、ＭＵＳＥ信号の第１のフィールド内の隣接
ライン上の映像信号から合成されたＮＴＳＣ表示画面内
の各ライン上の映像信号に該当している。また、加算回
路３７から出力されるＭＵＳＥ映像信号の合成値（１／
２）Ｌ、 ＋（１／８） Ｌｌｌ、Ｉ −＋−（
３／８） Ｌ、１−１ は、ＭＵＳＥ信号の第２の
フィールド内の隣接ライン上の映像信号から合成された
ＮＴＳＣ表示画面内の各ライン上の映像信号に該当して
いる。従って、スイッチ３８はフィールド周期で交番さ
れる入力端子Ｉ。Here, referring to FIG. 4, the composite value (1/2) of the MUSE video signal output from the adder circuit 37 La + (3
/8) L. + ' (1/El) L, 1
- + corresponds to the video signal on each line in the NTSC display screen synthesized from the video signals on adjacent lines in the first field of the MUSE signal. Also, the composite value (1/
2) L, +(1/8) Lll, I −+−(
3/8) L, 1-1 corresponds to the video signal on each line in the NTSC display screen synthesized from the video signals on adjacent lines in the second field of the MUSE signal. Therefore, switch 38 has an input terminal I which is alternated in field periods.
上のフィールド指定信号によってフィールド周期で切り
換えられるごとになる。It is switched every time the field period is determined by the above field designation signal.
第４図に示すように、ＭＵＳＥ映像信号の（２ｎ＋１）
本の隣接シーイン群からほぼ半分の密度の１本の隣接ラ
イン群が合成される。ＮＴＳＣ映像信号とＭＵＳＩＩ！
、映像信号の１フイールド当たりの走査線の有効本数は
それぞれ２４２本と５１６本であり、両者の比率は０．
４６９となる。従って、第２図の走査変換回路６におい
てほぼ半分の表示密度のライン上の映像信号に変換され
たＭＵＳＥ映像信号を既存のＮＴＳＣ用表示部にそのま
ま供給することにより、僅かな縦方向への欠落を生じさ
せながらそこに表示させることができる。As shown in Figure 4, (2n+1) of the MUSE video signal
One group of adjacent lines with approximately half the density is synthesized from the group of adjacent see-ins of the book. NTSC video signal and MUSII!
, the effective number of scanning lines per field of the video signal is 242 and 516, respectively, and the ratio between the two is 0.
It becomes 469. Therefore, by supplying the MUSE video signal, which has been converted into a line video signal with approximately half the display density in the scan conversion circuit 6 shown in FIG. can be displayed there while causing it.
また、横方向の表示領域については、視聴者がリモコン
ＣＰＵなどと第２図の入力端子Ｉ２とを介してアクセス
制御回路３２に供給する書込みや読出し開始のタイミン
グを調整することにより、第５図に示すように、右端の
みを欠落させたり（Ａ）、左右両端を均等に欠落させた
り（Ｂ）、左端のみを欠落させたり （Ｃ）することが
できる。Regarding the display area in the horizontal direction, the viewer can adjust the timing of the start of writing and reading supplied to the access control circuit 32 via the remote control CPU and the input terminal I2 of FIG. 2, as shown in FIG. As shown in the figure, it is possible to delete only the right end (A), to delete both the left and right ends equally (B), or to delete only the left end (C).
第６図は、第１図の走査変換回路６の他の構成の・例を
示すブロック図であり、１１は走査変換対象のＭＵＳＥ
映像信号の入力端子、４１は１ライン遅延回路、４２．
４３は係数回路、４は係数制御回路、４５は加算回路、
４Ｇはメモリ、４７はアクセス制御回路、Ｉ２はメモリ
アクセスのタイミングに関する選択指令の入力端子、Ｏ
は走査変換後の映像信号の出力端子である。FIG. 6 is a block diagram showing another example of the configuration of the scan conversion circuit 6 shown in FIG.
41 is a 1-line delay circuit, 42 is an input terminal for a video signal;
43 is a coefficient circuit, 4 is a coefficient control circuit, 45 is an addition circuit,
4G is a memory, 47 is an access control circuit, I2 is an input terminal for a selection command regarding memory access timing, O
is an output terminal for a video signal after scan conversion.
第７図は、第６図の走査変換回路による走査変換の一例
を説明する概念図であり、ＭＵＳＥ映像信号の１６本の
う・インＬ、乃至Ｌ１６から七つの等間隔をおいて配列
される８本のラインを合成する一例を示している。最初
のラインは原う・インＬ１をそのまま、２番目のう・イ
ンは原う・インＬ３とＬ４のそれぞれを６対１の重み付
けのちとに合成し、３番目のう・インは原ラインＬ、と
Ｌ６のそれぞれを５対２の重み付けのもとに合成すると
いう具合に、原ラインとの距離に応じた合成比率のも供
で隣接した２本の環ライン上の映像信号が合成される。FIG. 7 is a conceptual diagram illustrating an example of scan conversion by the scan conversion circuit of FIG. An example of combining eight lines is shown. The first line is the original line L1, the second line is the original line L3 and L4 is combined after weighting 6:1, and the third line is the original line L. , and L6 are combined with a weighting ratio of 5:2, and thus the video signals on two adjacent ring lines are combined with a combination ratio according to the distance from the original line. .
第６図の入力端子Ｉ１上のＭＵＳＥ映像信号は、係数回
路４２に直接供給されると共に、１う・イン遅延回路４
１を経た１ライン前の映像信号として係数回路４３に供
給される。係数制御回路４４は、係数回路４２と４３に
供給中の映像信号が何番目のライン上の映像信号である
かに応じて、第７図に例示した値の重み付けを実現する
ための係数値を各係数回路に設定する。加算回路４５が
ら出力された合成済みの映像信号は、メモリ４６におい
て時間軸の伸張と書込み、読出し夕・イミングの調整を
受けつつ出力端子０に供給される。アクセス制御回路４
７は、視聴者がリモコンＣＰＵなどを介して発したメモ
リアクセスの夕・イミングに関する選択指令を入力端子
Ｉ２から受け、メモリ４６への書込みり・イミングやこ
こから・の続出しタイミングを変更することにより、第
５図で説明したような表示領域の変更を行う。The MUSE video signal on the input terminal I1 in FIG.
1 and is supplied to the coefficient circuit 43 as a video signal of one line before. The coefficient control circuit 44 determines coefficient values for realizing the weighting of the values illustrated in FIG. 7, depending on which line the video signal being supplied to the coefficient circuits 42 and 43 is on. Set for each coefficient circuit. The synthesized video signal output from the adder circuit 45 is supplied to the output terminal 0 while being expanded in the time axis and adjusted in writing and reading timing in the memory 46. Access control circuit 4
7 receives from the input terminal I2 a selection command regarding the evening/timing of memory access issued by the viewer via the remote control CPU, etc., and changes the timing of writing to the memory 46 and the timing of successive outputs from here. Accordingly, the display area is changed as explained in FIG.
（発明の効果）
以上詳細に説明したように、本発明に係わるＭＵＳＥ映
像信号の表示装置によれば、ＭＵＳＥテレビジョン映像
信号のライン群を半分の本数に圧縮しつつ各ラインの時
間軸をほぼ２倍に伸張する走査変換手段を備え、表示画
面の縦のサイズをＮＴＳＣ画面のそれに一致させる構成
であるから、画面サイズの縮小が有効に回避される。(Effects of the Invention) As explained in detail above, according to the MUSE video signal display device according to the present invention, the line group of the MUSE television video signal can be compressed to half the number, and the time axis of each line can be roughly adjusted. Since the apparatus is equipped with a scan converting means for doubling the size and is configured to match the vertical size of the display screen to that of an NTSC screen, reduction in the screen size can be effectively avoided.
さらに、本発明の表示装置は、上記走査変換時に左右の
欠落部分を表示画面の状況や好みに応じて視聴者が随意
に選択できる構成であるがら、画面サイズの維持に伴う
左右部分の欠落の弊害が最小限に留められる。Furthermore, the display device of the present invention is configured such that the viewer can arbitrarily select the left and right missing portions at the time of scan conversion according to the display screen situation and preference, but the display device is configured such that the left and right missing portions can be selected at will depending on the display screen situation and preference. Harmful effects are kept to a minimum.
第１図は本発明の一実施例に係わるＭＵＳＥ映像信号の
表示装置の構成を示すブロア・り図、第２図は第１図の
走査変換回路６の構成の・例を示すブロック図、第３図
と第４図は第２図の走査変換回路の動作を説明するため
の波形図とライン間の合成の様子を示す概念図、第５図
は第２図の走査変換回路によって表示画面内の左右の欠
落部夛か選択される様子を示す概念図、第６図は第１図
の走査変換回路６の他の構成の−・例を示すプロ・７り
図、第７図は第６図の走査変換回路による走査変換の−
・例を説明するための概念図、第８図はＭ ＵＳＥ映像
信号をＮＴＳＣ力弐の表示装置に表示力性を説明するた
めの概念図である。
１・・ローパスフィルタ、２・・・Ａ ／ Ｄ ｉ １
６回路、３・・・デイエンファシス回路、４・・・逆γ
処理回路、５・・・ブリフィルタ、６・走査変換回路、
７・・・時間軸伸張回路、８・・・線順次デコーダ、９
・・・逆マトリクス回路、１０・・・Ｄ／Ａ変ｍ１ｉ１
ｉ１１．１１・・・ローパスフィルタ、３１ａ、３１ｂ
・・・メモリ、３２・・・アクセス制御回路、３３・・
・１ライン遅延回路、３４・・・３ラ一イン遅延回路、
３５，３６゜３７・・・加算回路、４１・・・１う・イ
ン遅延回路、４２．４３・・・係数回路、４４・・・係
数制御回路、４５・・・加算回路、４６・・・メモリ、
４７・・・アクセス制御回路。
特許出願人 日木電気ホームエレクトロニクス株式会社FIG. 1 is a blower diagram showing the configuration of a display device for MUSE video signals according to an embodiment of the present invention, FIG. 2 is a block diagram showing an example of the configuration of the scan conversion circuit 6 in FIG. 1, and FIG. Figures 3 and 4 are waveform diagrams to explain the operation of the scan conversion circuit in Figure 2, and conceptual diagrams showing how lines are synthesized. 6 is a conceptual diagram showing how left and right missing portions are selected; FIG. 6 is a schematic diagram showing another example of the scan conversion circuit 6 of FIG. - Scan conversion by the scan conversion circuit shown in the figure
・A conceptual diagram for explaining an example. FIG. 8 is a conceptual diagram for explaining the ability to display an MUSE video signal on an NTSC display device. 1...Low pass filter, 2...A/D i 1
6 circuits, 3... de-emphasis circuit, 4... reverse γ
Processing circuit, 5... Buri filter, 6. Scan conversion circuit,
7... Time axis expansion circuit, 8... Line sequential decoder, 9
... Inverse matrix circuit, 10... D/A variation m1i1
i11.11...Low pass filter, 31a, 31b
...Memory, 32...Access control circuit, 33...
・1 line delay circuit, 34...3 line 1 line delay circuit,
35, 36° 37...Addition circuit, 41...1-in delay circuit, 42.43...Coefficient circuit, 44...Coefficient control circuit, 45...Addition circuit, 46... memory,
47...Access control circuit. Patent applicant: Jiki Electric Home Electronics Co., Ltd.
Claims (1)
に圧縮しつつかつ圧縮後の各ラインの両端の一部に選択
可能な欠落部分を生じさせつつ時間軸をほぼ２倍に伸張
する走査変換手段と、この走査変換済みのライン群を縦
横比４：３のＮＴＳＣ表示画面として表示する表示手段
とを備えたことを特徴とするＭＵＳＥ映像信号の表示装
置。A scan conversion means for compressing a group of lines of a MUSE television video signal to half the number of lines, and expanding the time axis by approximately twice while creating selectable missing portions at both ends of each compressed line. , and display means for displaying the scan-converted line group as an NTSC display screen with an aspect ratio of 4:3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016825A JPH02196583A (en) | 1989-01-26 | 1989-01-26 | Display device for muse video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016825A JPH02196583A (en) | 1989-01-26 | 1989-01-26 | Display device for muse video signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196583A true JPH02196583A (en) | 1990-08-03 |
Family
ID=11926957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016825A Pending JPH02196583A (en) | 1989-01-26 | 1989-01-26 | Display device for muse video signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196583A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428297A (en) * | 1987-04-03 | 1989-01-30 | Fujitsu Ltd | Vapor phase synthesis of diamond |
| JPH01292984A (en) * | 1988-05-20 | 1989-11-27 | Sony Corp | System converter for video signal |
-
1989
- 1989-01-26 JP JP1016825A patent/JPH02196583A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428297A (en) * | 1987-04-03 | 1989-01-30 | Fujitsu Ltd | Vapor phase synthesis of diamond |
| JPH01292984A (en) * | 1988-05-20 | 1989-11-27 | Sony Corp | System converter for video signal |
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