JPH02196340A - 出力保護回路 - Google Patents
出力保護回路Info
- Publication number
- JPH02196340A JPH02196340A JP1015804A JP1580489A JPH02196340A JP H02196340 A JPH02196340 A JP H02196340A JP 1015804 A JP1015804 A JP 1015804A JP 1580489 A JP1580489 A JP 1580489A JP H02196340 A JPH02196340 A JP H02196340A
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機の出力回路への書き込み制御の分野
に関するものでプログラム暴走などによって数値演算エ
ラーが発生した場合においても。
に関するものでプログラム暴走などによって数値演算エ
ラーが発生した場合においても。
決められた許容範囲内の数値に出力データを抑制するこ
とができる出力保護回路に関するものである。
とができる出力保護回路に関するものである。
第3図は、従来の出力保護回路を示す図であり。
(1)はCP U 、 (21)はデータバス、(3
)はアドレスバス。
)はアドレスバス。
(4)は書き込み信号、 (Sa)〜(5n)は出力
回路、(6)はアドレスデコーダ、 (7a)〜(7
n)は出力回路(5a)〜(5n)のそれぞれを選択す
るセレクト信号。
回路、(6)はアドレスデコーダ、 (7a)〜(7
n)は出力回路(5a)〜(5n)のそれぞれを選択す
るセレクト信号。
(8)はROM等で構成され、出力回路(5a) 〜(
5n)の出力アドレスを格納した出力保護回路、(9)
はアドレスエラー信号、 (10a)〜(10口)は
出力回路(5a)〜(5n)のそれぞれの出力データで
ある。
5n)の出力アドレスを格納した出力保護回路、(9)
はアドレスエラー信号、 (10a)〜(10口)は
出力回路(5a)〜(5n)のそれぞれの出力データで
ある。
次に動作について説明する。
CP U (11で演算が行われた後、結果がデータバ
ス(2)に出力される。これと同時に出力回路(5a)
〜(5n)の倒れに出力するのかを示すアドレス情報が
アドレスバス(3)に出力される。このアドレス情報は
アドレスデコーダ(6)によって解読され、セレクト信
号(7a)〜(7n)の何れか1つの信号をアクティブ
とし該当する出力回路(5a)〜(5n)の何れか全セ
レクトする。
ス(2)に出力される。これと同時に出力回路(5a)
〜(5n)の倒れに出力するのかを示すアドレス情報が
アドレスバス(3)に出力される。このアドレス情報は
アドレスデコーダ(6)によって解読され、セレクト信
号(7a)〜(7n)の何れか1つの信号をアクティブ
とし該当する出力回路(5a)〜(5n)の何れか全セ
レクトする。
この時、出力保護回路(8)は、アドレスデコーダ(6
)からのアドレス情報を人力し、あらかじめ格納されて
いる出力回路(5a)〜(5n)のアドレス値の中に含
まれているか否かをチエツクする。もし含まれている場
合は、 CPU(1)から書き込み信号(4)が出力さ
れ、セレクト信号(7a)〜(70)の何れかによって
アクティブにされた出力回路(5a)〜(5n)にデー
タバス(2)のデータが出力され、出力データ(10a
)〜(inn)として外部へ出力される。
)からのアドレス情報を人力し、あらかじめ格納されて
いる出力回路(5a)〜(5n)のアドレス値の中に含
まれているか否かをチエツクする。もし含まれている場
合は、 CPU(1)から書き込み信号(4)が出力さ
れ、セレクト信号(7a)〜(70)の何れかによって
アクティブにされた出力回路(5a)〜(5n)にデー
タバス(2)のデータが出力され、出力データ(10a
)〜(inn)として外部へ出力される。
もし、出力保護回路(8)に該尚するアドレス値が含ま
れていない場合は、不正アドレスとしてアドレスエラー
信号(9)がアクティブとなりCPU(1)に送られる
。
れていない場合は、不正アドレスとしてアドレスエラー
信号(9)がアクティブとなりCPU(1)に送られる
。
CPU(1)は瞥き込みイ菖号(4)の出力を禁止する
。
。
従来の出力保護回路は1以上のように構成されていたの
で、不正アドレスによる出力回路(5a)〜(5n)へ
の誤データの出力は防止できたが、出力される数値デー
タに対しては全く保護がなされていないという課題があ
った。
で、不正アドレスによる出力回路(5a)〜(5n)へ
の誤データの出力は防止できたが、出力される数値デー
タに対しては全く保護がなされていないという課題があ
った。
この発明は、上記のような課題を解消するためになされ
たもので、出力される数値データの基準値と誤差許容範
囲をあらかじめCPUで設定し。
たもので、出力される数値データの基準値と誤差許容範
囲をあらかじめCPUで設定し。
この値と出力データを比較し、許容された誤差範囲を超
えた場合は、外部装置への出力データを一定に保持する
ことを目的とする。
えた場合は、外部装置への出力データを一定に保持する
ことを目的とする。
この発明に係る出力保護回路は、最終的に外部に出力さ
れる数値データを許容誤差範囲内に抑制するために、出
力データの基準値を定める基準値設定回路と、この基準
値からの許容誤差を足める誤差許容値設定回路を設け、
出力回路から出力された数値データと基準値設定回路に
設定された基準値を差動回路によってA差を検出すると
共に。
れる数値データを許容誤差範囲内に抑制するために、出
力データの基準値を定める基準値設定回路と、この基準
値からの許容誤差を足める誤差許容値設定回路を設け、
出力回路から出力された数値データと基準値設定回路に
設定された基準値を差動回路によってA差を検出すると
共に。
この誤差を誤差許容値設定回路に設定された誤差許容値
と比較回路によってその大小を比較し、もし誤差許容値
を超えた時は、エラー検出回路によってエラーを検出し
、出力データの外部装置への出力を出力制御回路によっ
て一定に保持できるようにしたものである。
と比較回路によってその大小を比較し、もし誤差許容値
を超えた時は、エラー検出回路によってエラーを検出し
、出力データの外部装置への出力を出力制御回路によっ
て一定に保持できるようにしたものである。
この発明における出力保護回路は、出力データを基準値
とこの基準値からの誤差許容範囲値とを用いて大小比較
をした後に外部装置へ出力データとして出力するように
したことで、演算エラーなどによって発生する誤ったデ
ータの外部への出力を防止できる。
とこの基準値からの誤差許容範囲値とを用いて大小比較
をした後に外部装置へ出力データとして出力するように
したことで、演算エラーなどによって発生する誤ったデ
ータの外部への出力を防止できる。
以下この発明の一実施例を図について説明する。
第1図において、 011は出力データ(10a)の基
準値を設定する基準値設定回路、(1zは基準データ。
準値を設定する基準値設定回路、(1zは基準データ。
(13は出力データ(10a)と基準データa2の絶対
値比較を行う差動回路、α4は許容誤差値を設定する誤
差許容値設定回路、yは差動データ、Xは許容誤差デー
タ、((りは差動データyと許容誤差データXの比較を
行う比較回路、061は比較情報、0ηは比較情報aG
に基づいてエラーを検出するエラー検出回路、0υはエ
ラー信号、09は出力データ(10a)の出力制御回路
である。
値比較を行う差動回路、α4は許容誤差値を設定する誤
差許容値設定回路、yは差動データ、Xは許容誤差デー
タ、((りは差動データyと許容誤差データXの比較を
行う比較回路、061は比較情報、0ηは比較情報aG
に基づいてエラーを検出するエラー検出回路、0υはエ
ラー信号、09は出力データ(10a)の出力制御回路
である。
(20a)(20b)はセレクト信号であり、プログラ
ムのモードによって基準値設定回路in及び誤差許容値
設定回路■の各設定値をプログラム的に変更できるよう
になっている。なお、出力制御回路(+1はエラーが発
生しエラー信号αaがHレベルになった時、出力データ
(10a)を禁止し、前の出力データ(ioa)を保持
する。
ムのモードによって基準値設定回路in及び誤差許容値
設定回路■の各設定値をプログラム的に変更できるよう
になっている。なお、出力制御回路(+1はエラーが発
生しエラー信号αaがHレベルになった時、出力データ
(10a)を禁止し、前の出力データ(ioa)を保持
する。
(21a)は外部出力データである。
第2図は、基準データa″2.許容誤差データX。
出力データ(ioa) 、 差動データy、エラー信
号(1砂の各信号の例を示したものである。
号(1砂の各信号の例を示したものである。
次に動作について説明する。
出力回路(5a)には。ある変動をもった第2図で示す
ような出力データ(1Oa)が出力されるものとする。
ような出力データ(1Oa)が出力されるものとする。
CPUII)は先ず出力データ(10a)のほぼ中心と
なる基準データO3をプログラム的に基準値設定回路σ
nに設定する。次いで、出力データ(10a)の許容変
動幅を考慮した許容誤差データXを誤差許容値設定回路
(141に設定する。この許容誤差データ又は第2図の
ようにレベル0を中心として上側に同誤差で設定される
。
なる基準データO3をプログラム的に基準値設定回路σ
nに設定する。次いで、出力データ(10a)の許容変
動幅を考慮した許容誤差データXを誤差許容値設定回路
(141に設定する。この許容誤差データ又は第2図の
ようにレベル0を中心として上側に同誤差で設定される
。
上記の初期設定後に、CPU(1)は処理を開始し。
出力データ(10a)を順次出力回路(5a)に出力す
る。
る。
出力データ(10a)は、差動回路03に入力され、基
準データσ2で差動された後、第2図に示すようなレベ
ル0に対する変動データyとして比較回路鱈に入力され
る。比較回路αSでは、許容誤差データXとの比較が行
われ、第2図の許容誤差データXの範囲であれば正常と
し、もし範囲外であればエラーとして比較情報00をエ
ラー検出回路αηに出力する。エラー検出回路aηはエ
ラーを検知するとエラー信号0εを出力制御回路(11
に出力し、エラー発生前の出力データ(10a)を保持
する。このように出力データ(10a)が正常な場合は
、そのまま外部出力データ(21a)として外部装置へ
出力し、もしエラーの時は、直前の正常データを外部出
力データ(21a)として外部装置へ出力する。
準データσ2で差動された後、第2図に示すようなレベ
ル0に対する変動データyとして比較回路鱈に入力され
る。比較回路αSでは、許容誤差データXとの比較が行
われ、第2図の許容誤差データXの範囲であれば正常と
し、もし範囲外であればエラーとして比較情報00をエ
ラー検出回路αηに出力する。エラー検出回路aηはエ
ラーを検知するとエラー信号0εを出力制御回路(11
に出力し、エラー発生前の出力データ(10a)を保持
する。このように出力データ(10a)が正常な場合は
、そのまま外部出力データ(21a)として外部装置へ
出力し、もしエラーの時は、直前の正常データを外部出
力データ(21a)として外部装置へ出力する。
なお、上記実施例では、出力回路(5a)に対して出力
される出力データ(10a)に対して示したが。
される出力データ(10a)に対して示したが。
出力回路(5a)でなくメモリ等に適用しても良い。
また、出力源としてCPU(1)の使用例を示している
が、特にCPtJll)でなく通常のアナログ回路にも
適用が可能である。
が、特にCPtJll)でなく通常のアナログ回路にも
適用が可能である。
以上のようにこの発明によればCPU(1)からの出力
データ(IDa)に基準データa2と許容誤差データX
を設定して出力値を比較することによって。
データ(IDa)に基準データa2と許容誤差データX
を設定して出力値を比較することによって。
外部出力データ(21a)を一定の許容範囲内に抑制す
ることが可能になシ、もしCPU(1)の演算エラー等
により一時的に許容値を超えるデータか出力されたとし
ても、これを自動的に排除できる効果がある。
ることが可能になシ、もしCPU(1)の演算エラー等
により一時的に許容値を超えるデータか出力されたとし
ても、これを自動的に排除できる効果がある。
第1図、第2図は、この発明の一実施例による出力保護
回路を示す図、第3図は、従来の出力保護回路を示す図
である。 (1)はCPU、 (5a)は出力回路、 (10a
)は出力データ、 (Illは基準値設定回路、 (L
5は基準データ、(IJは差動回路、任4は誤差許容値
設定回路、05は比較回路、θeは比較情報、αηはエ
ラー検出回路、側はエラー信号、αlは出力制御回路、
(21a)は外部出力データである。 なお0図中、同一符号は同一、又は相当部分を示す。
回路を示す図、第3図は、従来の出力保護回路を示す図
である。 (1)はCPU、 (5a)は出力回路、 (10a
)は出力データ、 (Illは基準値設定回路、 (L
5は基準データ、(IJは差動回路、任4は誤差許容値
設定回路、05は比較回路、θeは比較情報、αηはエ
ラー検出回路、側はエラー信号、αlは出力制御回路、
(21a)は外部出力データである。 なお0図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プログラムの実行手順に従つて演算を実行する計算機に
おいて、数値演算結果を保持する出力回路と、この出力
回路から出力される数値データの基準値を設定する基準
値設定回路と、出力回路からの数値出力データと基準値
設定回路に設定された基準値の誤差を検出する差動回路
と、基準値との誤差の許容値を設定する誤差許容値設定
回路と、上記の差動回路からの誤差データと誤差許容値
設定回路からの誤差の許容値を比較する比較回路と、こ
の比較結果が誤差許容値よりも大きい場合にエラーを検
出してエラー信号を発生するエラー検出回路と、エラー
が発生した時は、直前の正常データを保持して出力する
出力制御回路から構成され、誤差が許容値内の時は出力
回路に出力された数値データがそのまま外部装置へ出力
され、許容範囲を超えた時はエラーを検出して数値出力
データを許容値内データに保持して出力することを特徴
とする出力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1015804A JPH02196340A (ja) | 1989-01-25 | 1989-01-25 | 出力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1015804A JPH02196340A (ja) | 1989-01-25 | 1989-01-25 | 出力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02196340A true JPH02196340A (ja) | 1990-08-02 |
Family
ID=11899028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1015804A Pending JPH02196340A (ja) | 1989-01-25 | 1989-01-25 | 出力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02196340A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005339297A (ja) * | 2004-05-28 | 2005-12-08 | Fuji Xerox Co Ltd | 制御装置および制御プログラム |
-
1989
- 1989-01-25 JP JP1015804A patent/JPH02196340A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005339297A (ja) * | 2004-05-28 | 2005-12-08 | Fuji Xerox Co Ltd | 制御装置および制御プログラム |
JP4581484B2 (ja) * | 2004-05-28 | 2010-11-17 | 富士ゼロックス株式会社 | 制御装置および制御プログラム |
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