JPH02192170A - Semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子、特に縦型パワー構造の絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴ）の静電破壊
耐量の向上が達成できる技術に関し、たとえば、ゲート
絶縁膜をより薄くできる保護素子付縦型パワーＭＯ３Ｆ
ＥＴの製造に適用して有効な技術に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a technology that can improve the electrostatic breakdown resistance of semiconductor devices, particularly insulated gate field effect transistors (MOSFETs) with a vertical power structure. , Vertical power MO3F with protection element that allows thinner gate insulating film
The present invention relates to techniques that are effective when applied to the production of ET.
縦型パワーＭ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｏｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ ）におけるゲート絶
縁膜（ゲート酸化膜）の静電破壊を防止するために、一
般にダイオード（保護ダイオード）がモノリシックにゲ
ート・ソース間に設けられている。なお、特願昭５６−
１８５４３６号公報には、フィールド絶縁膜上に設けた
多結晶シリコン層を利用して保護ダイオードが形成され
ている例が示されている。Vertical power MOSFET (Metal Ox
ideSemiconductor Field-Ef
In order to prevent electrostatic breakdown of a gate insulating film (gate oxide film) in a transfect-transistor, a diode (protection diode) is generally monolithically provided between the gate and source. In addition, the special application 1982-
No. 185436 discloses an example in which a protection diode is formed using a polycrystalline silicon layer provided on a field insulating film.
上記のように、縦型パワーＭＯ３ＦＥＴにあっては、ゲ
ート絶縁膜の静電破壊対策として、ゲート・ソース間に
保護ダイオードを設けている。また、半導体基板をドレ
イン領域として動作させる縦型パワーＭＯ３ＦＥＴにあ
っては、前記基板に直接保護ダイオードを設けると、寄
生トランジスタによるサイリスク動作が生じて破壊を起
こすなどの実用上の障害がある。このため、この種の保
護ダイオードは、前記文献のように、ＭＯＳＦＥＴを構
成する基板から電気的に独立した絶縁膜（フィールド絶
縁膜）上に設けられている。As described above, in the vertical power MO3FET, a protection diode is provided between the gate and source as a countermeasure against electrostatic discharge damage to the gate insulating film. Further, in a vertical power MO3FET in which a semiconductor substrate is operated as a drain region, if a protection diode is provided directly on the substrate, there is a practical problem such as a risk operation caused by a parasitic transistor and destruction. For this reason, this type of protection diode is provided on an insulating film (field insulating film) that is electrically independent from the substrate constituting the MOSFET, as in the above-mentioned document.
一方、近年パワーＭＯ３ＦＥＴのより一層の性能向上が
希求されている。パワーＭＯ３ＦＥＴの性能、すなわち
オン抵抗および闇値（■い）等の低減化を図るためには
、ゲート絶縁膜の厚さを、たとえば千人から数百人とよ
り一層薄くする必要がある。On the other hand, in recent years, there has been a desire to further improve the performance of power MO3FETs. In order to reduce the performance of the power MO3FET, that is, the on-resistance and the dark value (I), it is necessary to further reduce the thickness of the gate insulating film, for example, from a thousand to several hundred.
しかし、このように前記ゲート絶縁膜の厚さが薄くなる
と、静電破壊耐量の低下を招くことになり、場合によっ
ては、現在内蔵されている多結晶シリコンを用いたゲー
ト保護ダイオードでは静電破壊対策は充分なものではな
いと思料される。However, as the thickness of the gate insulating film becomes thinner, the electrostatic breakdown resistance decreases, and in some cases, the current built-in gate protection diode using polycrystalline silicon may suffer from electrostatic breakdown. It is believed that the measures are not sufficient.
他方、保護ダイオード効果増大の手段として、ｐｎ接合
面積の増大を図る構造が考えられるが、この場合には保
護ダイオードの面積が大きくなり、チップサイズが大型
化してしまうという好ましくない結果となる。On the other hand, as a means of increasing the protection diode effect, a structure in which the pn junction area is increased can be considered, but in this case, the area of the protection diode becomes large, resulting in an undesirable increase in chip size.
本発明の目的は、縦型パワーＭＯ３ＦＥＴのゲート酸化
膜の静電破壊耐量の増大が達成できる技術を提供するこ
とにある。An object of the present invention is to provide a technique that can increase the electrostatic breakdown resistance of the gate oxide film of a vertical power MO3FET.
本発明の他の目的は、静電破壊耐量が大きくかつゲート
絶縁膜の薄膜化による特性の向上が図られた絶縁ゲート
型ＭＯ３ＦＥＴを有する保護素子行の半導体装置を提供
することにある。Another object of the present invention is to provide a semiconductor device of a protection element row having an insulated gate type MO3FET which has a large electrostatic breakdown resistance and whose characteristics are improved by making the gate insulating film thinner.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
〔課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明の保護素子付縦型パワーＭＯ３ＦＥＴ
にあっては、縦型パワーＭＯＳ Ｆ ＥＴのゲート絶縁
膜の静電破壊を防止するためにゲート・ソース間に設け
られる保護ダイオードは、フィールド絶縁膜上に設けら
れた多結晶シリコン層を用いて形成されているとともに
、前記フィールド絶縁膜上には前記ゲート・ソース間に
接続される独立した多結晶シリコン層で形成された保護
抵抗が設けられている。That is, the vertical power MO3FET with protection element of the present invention
In order to prevent electrostatic breakdown of the gate insulating film of a vertical power MOS FET, a protection diode provided between the gate and source uses a polycrystalline silicon layer provided on the field insulating film. A protective resistor formed of an independent polycrystalline silicon layer connected between the gate and source is provided on the field insulating film.
［作用〕
上記のように、本発明の保護素子付縦型パワーＭＯ３Ｆ
ＥＴは、半導体基板の主面に設けられたフィールド絶縁
膜上にゲート電極形成時に同時に設けられた多結晶シリ
コン層を利用してゲートとソース間に相互に並列状態で
保護ダイオードと保護抵抗が設けられていることから、
静電サージがゲート電極に印加された場合、保護抵抗に
よってゲート絶縁膜への静電サージ電圧が低減されるた
め、保護ダイオードの負担が軽くなり、見かけ主静電破
壊耐量が向上する。[Function] As described above, the vertical power MO3F with protection element of the present invention
In ET, a protective diode and a protective resistor are provided in parallel between the gate and the source using a polycrystalline silicon layer that is formed on the field insulating film provided on the main surface of the semiconductor substrate at the same time as the gate electrode is formed. Because of the fact that
When an electrostatic surge is applied to the gate electrode, the electrostatic surge voltage applied to the gate insulating film is reduced by the protective resistor, which reduces the burden on the protective diode and improves the apparent main electrostatic breakdown strength.
［実施例］
以下図面を参照して本発明の一実施例について説明する
。[Example] An example of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による保護素子付縦型パワー
ＭＯ３ＦＥＴの電極および多結晶シリコン層のレイアウ
トを示す模式的な平面図、第２図は同じく保護素子付縦
型パワーＭＯ３ＦＥＴの等価回路、第３図は同じ＜ＭＯ
ＳＦＥＴのセルおよび保護ダイオードを示す断面図、第
４図は同じく保護抵抗のレイアウトを示す模式的平面図
、第５図は同じく保護抵抗部分を示す断面図、第６図は
同じく多結晶シリコン層のレイアウトを示す平面図であ
る。Fig. 1 is a schematic plan view showing the layout of the electrodes and polycrystalline silicon layer of a vertical power MO3FET with a protection element according to an embodiment of the present invention, and Fig. 2 is an equivalent circuit of the vertical power MO3FET with a protection element. , Figure 3 is the same <MO
FIG. 4 is a schematic plan view showing the layout of the protective resistor, FIG. 5 is a cross-sectional view of the protective resistor, and FIG. 6 is a cross-sectional view of the polycrystalline silicon layer. FIG. 3 is a plan view showing the layout.
この実施例では、ゲート絶縁膜の静電破壊耐量向上のた
めに縦型パワーＭＯ３ＦＥＴのゲート・ソース間に保護
素子として保護ダイオードと保護抵抗を相互に並列に組
み込んだモノリシックな半導体素子の例について説明す
る。This example describes an example of a monolithic semiconductor device in which a protection diode and a protection resistor are installed in parallel as protection elements between the gate and source of a vertical power MO3FET in order to improve the electrostatic breakdown resistance of the gate insulating film. do.
第１図は保護素子付縦型パワーＭＯ３ＦＥＴの素子平面
図である。この矩形の素子（チップ）■において、シリ
コンからなる半導体基板２はドレインとなるとともに、
前記基板２の主面には実線で示されるようにそれぞれア
ルミニウム（、ｌ）からなるゲート配線電極（ゲート電
極）３およびソース電極４が設けられている。前記ゲー
ト配線電極３は、同図の左寄中央部分の矩形部５と、こ
の矩形部５の右側上下部からそれぞれ平行に右方向に細
く延在するゲート引出線６とからなっている。また、前
記矩形部５が二点鎖線で示されるようなゲートポンディ
ングパッド（ＢＰ）領域７となる。FIG. 1 is a plan view of a vertical power MO3FET with a protection element. In this rectangular element (chip) ■, the semiconductor substrate 2 made of silicon serves as a drain and
On the main surface of the substrate 2, a gate wiring electrode (gate electrode) 3 and a source electrode 4 each made of aluminum (,l) are provided, as shown by solid lines. The gate wiring electrode 3 is made up of a rectangular portion 5 located in the left-centered portion of the figure, and gate lead lines 6 extending thinly in parallel to the right from the upper and lower right sides of the rectangular portion 5. Further, the rectangular portion 5 becomes a gate bonding pad (BP) region 7 as shown by a two-dot chain line.
一方、前記ソース電極４は前記ゲート配線電極３を取り
囲み、かつ前記基板２の主面の周縁を除く略全域に亘っ
て延在するようなパターンで設けられている。そして、
前記基板２の右側中央部には二点鎖線で示されるように
ソースポンディングパッド（ＳＰ）ｅＪｔ域８が設けら
れている。これらゲートポンディングパッド領域７およ
びソースポンディングパッド領域８には外部端子に一端
を接続される導線（ワイヤ）の他端が接続される。On the other hand, the source electrode 4 is provided in a pattern that surrounds the gate wiring electrode 3 and extends over substantially the entire area of the main surface of the substrate 2 except for the periphery. and,
A source bonding pad (SP) eJt region 8 is provided at the center right side of the substrate 2, as shown by a two-dot chain line. The gate bonding pad region 7 and the source bonding pad region 8 are connected to the other end of a conductor (wire) whose one end is connected to an external terminal.
また、第１図において点線で示される部分が多結晶シリ
コン（ポリシコン）層９である。この多結晶２１１３７
層９は、第６図にも示されるように相互に独立した３つ
の部分からなっている。その一つは前記矩形部５の周囲
に無端枠状に設けられたバックトウバックのダイオード
（保護ダイオード）１０である。この保護ダイオード１
０は多結晶シリコン層９に不純物がそれぞれ注入され、
第３図にも示されているように、枠状のｐ十形層１１と
、このｐ÷形層１１の内外周にそれぞれ設けられたｎ十
形層１２．１３とからなっている。そして、内周のｎ＋
形層１２は前記ゲート配線電極３に電気的に接続されて
いるとともに、外周のｎ＋形層１３は前記ソース電極４
に電気的に接続されている。Further, the portion indicated by a dotted line in FIG. 1 is a polycrystalline silicon layer 9. This polycrystalline 21137
Layer 9 consists of three mutually independent parts, as also shown in FIG. One of them is a back-to-back diode (protection diode) 10 provided in an endless frame shape around the rectangular portion 5. This protection diode 1
0, impurities are implanted into the polycrystalline silicon layer 9,
As shown in FIG. 3, it consists of a frame-shaped p-shaped layer 11 and n-shaped layers 12 and 13 provided on the inner and outer peripheries of this p÷-shaped layer 11, respectively. And n+ of the inner circumference
The type layer 12 is electrically connected to the gate wiring electrode 3, and the outer peripheral n+ type layer 13 is connected to the source electrode 4.
electrically connected to.
また、他の一つは前記ゲート引出線６の一方、すなわち
、第１図では上方のゲート引出線６の先端部と、これに
対面するソース電極４部分との間に亘って設けられた抵
抗（保護抵抗）２０である。The other one is a resistor provided between one side of the gate lead line 6, that is, the tip of the upper gate lead line 6 in FIG. (Protection resistance) is 20.
この保護抵抗２０の一端は第４図および第５図に示され
るように、前記ゲート引出線６に接続されているととも
に、他端は前記ソース電極４に接続されている。As shown in FIGS. 4 and 5, one end of this protective resistor 20 is connected to the gate lead line 6, and the other end is connected to the source electrode 4.
さらに、残りの一つは前記ソース電極４の略全域下方に
広がるゲート（ゲート電極）３１である。Furthermore, the remaining one is a gate (gate electrode) 31 that extends below substantially the entire area of the source electrode 4.
このゲート３１は第４図にも示されているように、前記
ゲート引出線６と電気的に接続されている。As shown in FIG. 4, this gate 31 is electrically connected to the gate lead line 6.
このような半導体装置、すなわち、保護素子付縦型パワ
ーＭＯ３ＦＥＴは、第２図に示されるような等価回路と
なる。この保護素子付縦型パワーＭＯ３ＦＥＴは、ゲー
ト（Ｇ）、ソース（Ｓ）。Such a semiconductor device, ie, a vertical power MO3FET with a protection element, has an equivalent circuit as shown in FIG. This vertical power MO3FET with protection element has a gate (G) and a source (S).
ドレイン（Ｄ）からなる縦型ＭＯ３ＦＥＴ３０のゲート
とソース間に保護ダイオード１０および保護抵抗２０が
並列状態で接続されている。なお、ソースとドレイン間
には寄生のダイオード３２が存在している。A protection diode 10 and a protection resistor 20 are connected in parallel between the gate and source of a vertical MO3FET 30 consisting of a drain (D). Note that a parasitic diode 32 exists between the source and drain.
このような保護素子付縦型パワーＭＯ３ＦＥＴは、第３
図に示されるように、厚さ４００μｍ程度のｎ十形シリ
コン（Ｓｉ）の基板（半導体基板）２の主面に形成され
ている。基板２の主面にはｎ形エピタキシャル層２５が
設けられている。Such a vertical power MO3FET with a protection element has a third
As shown in the figure, it is formed on the main surface of an n-dos silicon (Si) substrate (semiconductor substrate) 2 with a thickness of about 400 μm. An n-type epitaxial layer 25 is provided on the main surface of the substrate 2 .
このｎ形エピタキシャル層２５はその厚さが耐圧によっ
て選択されるが、１０〜５０ｐｍ程度の厚さとなってい
る。前記ｎ形エピタキシャル層２５の表層部には同時処
理によって３μｍ程度の深さのウェルが設けられている
。ウェルはＦＥＴセルを構成するための複数のソースウ
ェル３３と、チップの周囲に配設されかつ前記ソースウ
ェル３３と等電位となるソース接合領域３４とからなっ
ている。The thickness of this n-type epitaxial layer 25 is selected depending on the breakdown voltage, and is approximately 10 to 50 pm thick. A well with a depth of about 3 μm is provided in the surface layer of the n-type epitaxial layer 25 by simultaneous processing. The well consists of a plurality of source wells 33 for configuring FET cells, and a source junction region 34 disposed around the chip and having the same potential as the source wells 33.
また、前記ソースウェル３３の表層部にはこのソースウ
ェル３３の端から張り出すようにｐ十形領域３５が設け
られている。前記ソースウェル３３の表層部にはリング
状に深さ０．５μｍ程度のｎ十形からなるソース領域３
６が設けられている。Further, a p-shaped region 35 is provided in the surface layer of the source well 33 so as to extend from the end of the source well 33. On the surface of the source well 33, there is a ring-shaped source region 3 having a depth of approximately 0.5 μm and having an n+ shape.
6 is provided.
そして、前記ソース領域３６の端のｐ十形領域３５の表
層部はチャネル３７を構成するようになる。The surface layer of the p-shaped region 35 at the end of the source region 36 forms a channel 37.
また、前記基板２上には、厚さが１〜２μｍ程度のＳｉ
ｎ、膜からなる厚いフィールド絶縁膜（フィールド酸化
膜）３８と、これに連なる厚さが５００人程０のＳｉＯ
□膜からなる薄いゲート絶縁膜（ゲート酸化膜）３９が
設けられている。前記フィールド酸化膜３８はソース接
合領域３４上に延在するとともに、前記ゲート酸化膜３
９はソース接合領域３４からｐ十形領域３５を越えてソ
ース領域３６の周辺上に迄延在している。Further, on the substrate 2, a Si film having a thickness of about 1 to 2 μm is provided.
n, a thick field insulating film (field oxide film) 38 consisting of a film, and a continuous SiO film with a thickness of about 500 nm.
A thin gate insulating film (gate oxide film) 39 made of a □ film is provided. The field oxide layer 38 extends over the source junction region 34 and the gate oxide layer 3
9 extends from the source junction region 34 to beyond the p-shaped region 35 to the periphery of the source region 36.
一方、前記フィールド酸化膜３８上およびゲート酸化膜
３９には、厚さが３５００〜４５００人程度の多結晶シ
リコン層９が設けられている。また、基板２の主面は部
分的に厚さ６０００〜９０００人程度の眉間絶縁膜２６
で被われる。この眉間絶縁膜２６はゲート酸化膜３９お
よび多結晶シリコン層９等を被いソース電極４とゲート
配線電極３（ゲート引出線６）を電気的に分離させる役
割を果たすようになっている。また、前記基板２の主面
には３〜５μｍ程度の厚さのＡｆｌによって、第１図に
示されるようなソース電極４およびゲート配線電極３（
ゲート引出線６）が形成されている。On the other hand, a polycrystalline silicon layer 9 having a thickness of about 3,500 to 4,500 layers is provided on the field oxide film 38 and the gate oxide film 39. Further, the main surface of the substrate 2 is partially coated with a glabella insulating film 26 having a thickness of about 6,000 to 9,000.
covered with The glabellar insulating film 26 covers the gate oxide film 39, the polycrystalline silicon layer 9, etc., and serves to electrically isolate the source electrode 4 and the gate wiring electrode 3 (gate lead line 6). Further, on the main surface of the substrate 2, a source electrode 4 and a gate wiring electrode 3 (as shown in FIG.
A gate lead line 6) is formed.
前記多結晶シリコン層９は、第６図に示されるように、
前述のように相互に独立した３つの部分からなっている
。一つは基板２の左寄り中央に設けられた矩形枠状の保
護ダイオードｌＯであり、他の一つは基板２の右寄りに
設けられた多結晶シリコン層９であり、残りはＦＥＴセ
ルが形成される基板２の周縁部を除いた広い範囲のゲー
ト３１である。前記多結晶シリコン層９は内側から外側
に向かってｎ十形層１２．ｐ＋形層１１．ｎ十形層１３
と３条に区画されてバックトウハックの保護ダイオード
１０を構成している。前記ｎ十形層１２．１３は多結晶
シリコン層９にリンをドーピングすることによって形成
され、ｐ十形層１１は多結晶シリコン層９にボロンをド
ーピングすることによって形成される。実施例では、保
護ダイオード１０が一対のバックトウハックダイオード
によって形成された状態について示しであるが、実際に
はさらに多数条の区画構造として所望の耐圧を得るよう
になっている。The polycrystalline silicon layer 9, as shown in FIG.
As mentioned above, it consists of three mutually independent parts. One is a rectangular frame-shaped protection diode lO provided at the center of the left side of the substrate 2, the other is a polycrystalline silicon layer 9 provided at the right side of the substrate 2, and the rest are used to form FET cells. The gate 31 covers a wide area excluding the peripheral edge of the substrate 2. The polycrystalline silicon layer 9 has an n-domain layer 12 . p+ type layer 11. n-decade layer 13
The back toe hack protection diode 10 is divided into three sections. The n-type layers 12 and 13 are formed by doping the polycrystalline silicon layer 9 with phosphorus, and the p-type layer 11 is formed by doping the polycrystalline silicon layer 9 with boron. In the embodiment, the protection diode 10 is shown as being formed by a pair of back-toe hack diodes, but in reality, it has a partitioned structure with a larger number of strips to obtain a desired withstand voltage.
また、前記多結晶シリコン層９で構成されるゲート３１
は、第６図に示されるように一部を示すが、縦横に規則
正しく矩形孔４０が打ち抜かれた網目状パターンとなっ
ている。このセルは数十μｍピッチで配列されている。Further, a gate 31 formed of the polycrystalline silicon layer 9
As shown in FIG. 6, a portion thereof is shown, and has a mesh pattern in which rectangular holes 40 are regularly punched out in the vertical and horizontal directions. These cells are arranged at a pitch of several tens of micrometers.
また、前記多結晶シリコン層９で構成される保護抵抗２
０は、第５図に示されるように、フィールド酸化膜３８
上に設けられている。この保護抵抗２０はその両端がゲ
ート引出線６またはソース電極４に接続されている。す
なわち、保護抵抗２０を被う眉間絶縁膜２６は保護抵抗
２０の両端部分で開けられてコンタクト孔４１を有する
ようになっていることから、このコンタクト孔４１部分
にはソース電極４およびゲート引出線６が埋め込まれ、
それぞれ保護抵抗２０に接触するようになる。この保護
抵抗２０の抵抗値は、要求される縦型パワーＭＯ３ＦＥ
Ｔの静電破壊耐量により、前記保護ダイオード１０の耐
圧をも考慮して決定される。Also, a protective resistor 2 formed of the polycrystalline silicon layer 9
0 is the field oxide film 38 as shown in FIG.
is placed above. Both ends of the protective resistor 20 are connected to the gate lead line 6 or the source electrode 4. That is, since the glabellar insulating film 26 covering the protective resistor 20 is opened at both ends of the protective resistor 20 and has a contact hole 41, the source electrode 4 and the gate lead wire are formed in the contact hole 41 portion. 6 is embedded,
Each comes into contact with the protective resistor 20. The resistance value of this protective resistor 20 is the required vertical power MO3FE.
It is determined by the electrostatic breakdown resistance of T, also taking into consideration the withstand voltage of the protection diode 10.
このような保護素子付縦型パワーＭＯ３ＦＥＴは、ゲー
ト酸化膜３９に静電サージ電圧が印加した場合、静電サ
ージ電圧は前記保護抵抗２０によって電圧が低下するた
め、保護ダイオード１０に加わる負担が小さくなり、保
護ダイオード１０の破壊が防止できる。たとえば、印加
電圧ｖｌによってチャージアップされたコンデンサーか
らの静電サージがゲート電極に印加されるとき、ゲート
・ソース間が抵抗で接続されていない（無限大抵抗挿入
）場合は、ゲート酸化膜には最大電圧■が印加される。In such a vertical power MO3FET with a protection element, when an electrostatic surge voltage is applied to the gate oxide film 39, the electrostatic surge voltage is reduced by the protection resistor 20, so that the load on the protection diode 10 is small. Therefore, destruction of the protection diode 10 can be prevented. For example, when an electrostatic surge from a capacitor charged up by the applied voltage vl is applied to the gate electrode, if the gate and source are not connected with a resistor (insertion of an infinite resistor), the gate oxide film Maximum voltage ■ is applied.
一方、ゲート・ソース間に抵抗Ｒ０が挿入されている場
合、コンデンサーより流入する電流ｉと抵抗の積ｉＲｃ
の電圧■２がゲート電極に加わることになる。この電圧
■２は抵抗Ｒ６の値に比例し、Ｒ６の値を選ぶことによ
って、ＲＣ，＝ω（ゲート・ソース間に抵抗なし）のと
き０）Ｖ、＝ＶＺ ＝ＶＭＡＸ カラ、ＲＧ−０（ゲー
ト・ソース間ショート）のときの■、＝０の間の任意の
値にコントロールできる。したがって、ゲート・ソース
間に抵抗を挿入することにより、ゲート酸化膜への静電
サージ電圧は低減され、その分保護ダイオードの負担が
軽くなり、見掛は上静電破壊耐量が向上する。On the other hand, if a resistor R0 is inserted between the gate and source, the product iRc of the current i flowing from the capacitor and the resistance
A voltage of 2 is applied to the gate electrode. This voltage 2 is proportional to the value of resistor R6, and by selecting the value of R6, when RC, = ω (no resistance between gate and source), 0) V, = VZ = VMAX Color, RG-0 ( It can be controlled to any value between ■ and = 0 when there is a gate-source short circuit). Therefore, by inserting a resistor between the gate and the source, the electrostatic surge voltage applied to the gate oxide film is reduced, the load on the protective diode is correspondingly reduced, and the electrostatic breakdown resistance is apparently improved.
このような実施例によれば、つぎのような効果が得られ
る。According to such an embodiment, the following effects can be obtained.
（１）本発明の保護素子付縦型パワーＭＯ３ＦＥＴは、
ゲート・ソース間に保護ダイオード以外に保護抵抗が並
列に挿入されていることから、静電サージ電圧が印加し
た際、前記保護抵抗によって電圧低減が図られることか
ら、保護ダイオードに加わる電圧が低くなり、保護ダイ
オードの破壊が抑止されるという効果が得られる。(1) The vertical power MO3FET with protection element of the present invention is:
Since a protective resistor is inserted in parallel between the gate and source in addition to the protective diode, when an electrostatic surge voltage is applied, the voltage is reduced by the protective resistor, so the voltage applied to the protective diode is lowered. , it is possible to obtain the effect that destruction of the protection diode is suppressed.
（２）上記（１）により、本発明の保護素子付縦型パワ
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大するという効果が得られ
る。(2) According to the above (1), the vertical power MO3FET with a protection element of the present invention has the effect of increasing the electrostatic breakdown resistance due to the action of the protection diode and protection resistor.
（３）上記（２）により、本発明の保護素子付縦型パワ
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大することから、ゲート酸
化膜の厚さを数百人と薄くできるため、オン抵抗および
闇値（ｖｔｈ）等の低減化を図ることができ、特性が向
上するという効果が得られる。(3) According to (2) above, the vertical power MO3FET with a protection element of the present invention has an increased electrostatic breakdown resistance due to the action of the protection diode and protection resistor, so the thickness of the gate oxide film can be reduced to several hundred. Since it can be made thinner, on-resistance, dark value (vth), etc. can be reduced, and the characteristics can be improved.
（４）上記（１）〜（３）により、本発明によれば、特
性が優れかつゲート酸化膜保護素子の破壊を防止できる
半導体素子を提供することができるという相乗効果が得
られる。(4) Due to the above (1) to (3), the present invention provides a synergistic effect in that it is possible to provide a semiconductor device that has excellent characteristics and can prevent destruction of the gate oxide film protection element.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるパワーＭＯ３ＦＥＴ
の製造技術に適用した場合について説明したが、それに
限定されるものではなく、小信号ＭＯ３ＦＥＴや縦型パ
ワーＭＯ３ＦＥＴ内蔵のインテリジェントＩＣ（ＩＰＩ
Ｃ）にも適用できる。The above explanation will mainly focus on the power MO3FET, which is the field of application that was the background of the invention made by the present inventor.
Although we have explained the case where it is applied to the manufacturing technology of
C) can also be applied.
本発明は少なくとも縦型ＭＯ３ＦＥＴを内蔵した半導体
素子には適応できる。The present invention can be applied to at least a semiconductor device incorporating a vertical MO3FET.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
本発明の保護素子付縦型パワーＭＯＳ Ｆ ＥＴは、半
導体基板の主面に設けられたフィールド絶縁膜上にゲー
ト電極形成時に同時に設けられた多結晶シリコン層を利
用してゲートとソース間に相互に並列状態で保護ダイオ
ードと保護抵抗が設けられていることから、静電サージ
がゲート電極に印加された場合、保護抵抗によってゲー
ト絶縁膜への静電サージ電圧が低減されるため、保護ダ
イオードの負担が軽くなり、見かけ上静電破壊耐量が向
上する。したがって、本発明によれば、ゲート絶縁膜の
永久破壊が起き難くなる。また、本発明によれば、静電
破壊耐量を特定した場合、ゲート絶縁膜の厚さをより一
層薄くすることができるため、縦型パワーＭＯ３ＦＥＴ
の特性向上を達成できる。The vertical power MOSFET with a protection element of the present invention utilizes a polycrystalline silicon layer, which is formed on a field insulating film formed on the main surface of a semiconductor substrate, at the same time as the gate electrode is formed, to provide mutual contact between the gate and the source. Since a protection diode and a protection resistor are provided in parallel with each other, when an electrostatic surge is applied to the gate electrode, the protection resistor reduces the electrostatic surge voltage to the gate insulating film, so the protection diode The burden is lighter and the apparent resistance to electrostatic discharge is improved. Therefore, according to the present invention, permanent breakdown of the gate insulating film is less likely to occur. Further, according to the present invention, when the electrostatic breakdown withstand capacity is specified, the thickness of the gate insulating film can be made even thinner.
It is possible to achieve improved characteristics.
第１図は本発明の一実施例による保護素子付縦型パワー
ＭＯ３ＦＥＴの電極およびポリシリコン層のレイアウト
を示す模式的な平面図、第２図は同じく等価回路、
第３図は同じ＜ ＭＯＳ Ｆ ＥＴのセルおよび保護ダ
イオードを示す断面図、
第４図は同じ（保護抵抗のレイアウトを示す模式的平面
図、
第５図は同じく保護抵抗部分を示す断面図、第６図は同
じくポリシリコン層のレイアウトを示す平面図である。
１・・・素子（チップ）、２・・・基板、３・・・ゲー
ト配線電極（ゲート電極）、４・・・ソース電極、５・
・・矩形部、６・・・ゲート引出線、７・・・ゲートポ
ンディングパッド領域、８・・・ソースポンディングパ
ッド領域、９・・・多結晶シリコン層、１０・・・ダイ
オード（保護ダイオード）、１１・・・ｐ十形層、１２
．１３・・・ｎ十形層、２０・・・保護抵抗、２５・・
・ｎ形エピタキシャル層、２６・・・層間絶縁膜、３０
・・・縦型ＭＯ３ＦＥＴ、３１・・・ゲート（ゲート電
極）、３２・・・ダイオード、３３・・・ソースウェル
、３４・・・ソース接合領域、３５・・・ｐ十形領域、
３６・・・ソース領域、３７・・・チャネル、３８・・
・フィールド絶縁膜（フィールド酸化膜）、３９・・・
ゲート絶縁膜（ゲート酸化膜）、４０・・・矩形孔、４
１・・・コンタクト孔。FIG. 1 is a schematic plan view showing the layout of electrodes and polysilicon layers of a vertical power MO3FET with a protection element according to an embodiment of the present invention, FIG. 2 is the same equivalent circuit, and FIG. 3 is the same < MOS FET. Figure 4 is a cross-sectional view showing the ET cell and protection diode; Figure 4 is a schematic plan view showing the layout of the protective resistor; Figure 5 is a cross-sectional view of the protective resistor; 1 is a plan view showing the layout. 1... Element (chip), 2... Substrate, 3... Gate wiring electrode (gate electrode), 4... Source electrode, 5...
... Rectangular part, 6... Gate lead line, 7... Gate bonding pad region, 8... Source bonding pad region, 9... Polycrystalline silicon layer, 10... Diode (protection diode) ), 11... p decaoid layer, 12
．． 13...n 10-shaped layer, 20...protective resistor, 25...
・N-type epitaxial layer, 26... interlayer insulating film, 30
...Vertical MO3FET, 31... Gate (gate electrode), 32... Diode, 33... Source well, 34... Source junction region, 35... P-shaped region,
36... Source region, 37... Channel, 38...
・Field insulating film (field oxide film), 39...
Gate insulating film (gate oxide film), 40... rectangular hole, 4
1... Contact hole.
Claims (1)
を保護するためのダイオードおよび抵抗がゲートとソー
ス間に並列状態でモノリシックに設けられていることを
特徴とする半導体素子。 ２、前記ダイオードおよび抵抗は半導体基板主面に設け
られた前記ゲート絶縁膜に連なる厚いフィールド絶縁膜
上に設けられた半導体層によって構成されていることを
特徴とする特許請求の範囲第１項記載の半導体素子。 ３、前記ダイオードおよび抵抗は前記ゲート絶縁膜上に
形成された多結晶シリコン層によって形成されているこ
とを特徴とする特許請求の範囲第２項記載の半導体素子
。[Claims] 1. A semiconductor device characterized in that a diode and a resistor for protecting a gate insulating film of an insulated gate field effect transistor are monolithically provided in parallel between the gate and the source. 2. The diode and the resistor are constituted by a semiconductor layer provided on a thick field insulating film connected to the gate insulating film provided on the main surface of the semiconductor substrate, as set forth in claim 1. semiconductor devices. 3. The semiconductor device according to claim 2, wherein the diode and the resistor are formed of a polycrystalline silicon layer formed on the gate insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP973289A JPH02192170A (en) | 1989-01-20 | 1989-01-20 | Semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP973289A JPH02192170A (en) | 1989-01-20 | 1989-01-20 | Semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192170A true JPH02192170A (en) | 1990-07-27 |
Family
ID=11728486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP973289A Pending JPH02192170A (en) | 1989-01-20 | 1989-01-20 | Semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192170A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2005123340A (en) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | Semiconductor device |
| JP2015119521A (en) * | 2013-12-17 | 2015-06-25 | サンケン電気株式会社 | Semiconductor device and switching circuit |
-
1989
- 1989-01-20 JP JP973289A patent/JPH02192170A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2005123340A (en) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | Semiconductor device |
| JP4618767B2 (en) * | 2003-10-15 | 2011-01-26 | ローム株式会社 | Semiconductor device |
| JP2015119521A (en) * | 2013-12-17 | 2015-06-25 | サンケン電気株式会社 | Semiconductor device and switching circuit |
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