JPH0219025A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH0219025A JPH0219025A JP63168299A JP16829988A JPH0219025A JP H0219025 A JPH0219025 A JP H0219025A JP 63168299 A JP63168299 A JP 63168299A JP 16829988 A JP16829988 A JP 16829988A JP H0219025 A JPH0219025 A JP H0219025A
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- Japan
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- output
- phase
- frequency
- circuit
- locked loop
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- Pending
Links
- 230000004069 differentiation Effects 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、［発明の目的Ｊ
〔産業上の利用分野〕
本発明は、主として周波数シンセサイザに使用する高分
解能ＰＬＩ、（ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）回路の、特性の改良に関するものである。
解能ＰＬＩ、（ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）回路の、特性の改良に関するものである。
第５図に従来の位相同期ループ回路の例を示す。
電圧制御発振器（Ｖｏｌｔａａｅ Ｃｏｎｔｒｏｌｌｅ
ｄ ０ｓｃｉｌｌａｔ。
ｄ ０ｓｃｉｌｌａｔ。
ｒ＝以下ＶＣＯと呼ぶ）２１の出力を分周器２２で整数
分周（整数分の１の周波数に分周すること）した信号を
基準発振器２３からの基準信号と位相比較器２４におい
て比較し、低域フィルタ２５を介してその位相差に応じ
た制御電圧をＶＣＯ２１に帰還することにより、ＶＣＯ
２１の出力周波数ｒｏを基準周波数ｆｒに位相ロックす
る。
分周（整数分の１の周波数に分周すること）した信号を
基準発振器２３からの基準信号と位相比較器２４におい
て比較し、低域フィルタ２５を介してその位相差に応じ
た制御電圧をＶＣＯ２１に帰還することにより、ＶＣＯ
２１の出力周波数ｒｏを基準周波数ｆｒに位相ロックす
る。
しかしながら、上記の方式では出力の周波数ｆＯを基準
周波数ｆｒの整数倍以外の値とすることはできない、基
準発振器２３の周波数を低くして分周回路２２の分周比
を大きくすれば、分解能を向上できるが、位相ロックに
必要な時間が長くなり、応答速度が遅くなる。
周波数ｆｒの整数倍以外の値とすることはできない、基
準発振器２３の周波数を低くして分周回路２２の分周比
を大きくすれば、分解能を向上できるが、位相ロックに
必要な時間が長くなり、応答速度が遅くなる。
本発明は、上記のような問題点を解決するためになされ
たもので、基準周波数を低くすることなく基準周波数の
整数倍より高分解能の位相同期ルプ回路を実現すること
を目的とする。
たもので、基準周波数を低くすることなく基準周波数の
整数倍より高分解能の位相同期ルプ回路を実現すること
を目的とする。
口、「発明の構成」
〔問題点を解決するための手段〕
本発明は電圧制御発振器の出力を分周回路で分周しこの
分周器の出力と基準信号との位相差を位相比較器で検出
し位相比較器の出力に対応する信号で電圧制御発振器の
出力周波数を制御する位相同期ループ回路に係るもので
、その特徴とするところは位相比較器から出力される位
相差信号の単位時間当たりの変化量が一定となるように
電圧制御発振器を制御する制御手段を備える点にある。
分周器の出力と基準信号との位相差を位相比較器で検出
し位相比較器の出力に対応する信号で電圧制御発振器の
出力周波数を制御する位相同期ループ回路に係るもので
、その特徴とするところは位相比較器から出力される位
相差信号の単位時間当たりの変化量が一定となるように
電圧制御発振器を制御する制御手段を備える点にある。
基準信号と分周回路出力の周波数の差は位相差信号の単
位時間当たりの変化量に対応するので、変化量を制御す
ることにより周波数を連続的に変えることができる。
位時間当たりの変化量に対応するので、変化量を制御す
ることにより周波数を連続的に変えることができる。
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明に係る位相同期ループ回路の一実施例
を示した図である。１はＶＣＯ５２はＶＣｏｌの出力周
波数を整数分周する分周回路、３は周波数ｆｒの基準信
号を出力する基準発振器、４は基準信号と分周回路２の
出力の位相差を電圧出力する位相比較器、５は位相比較
器４の出力をＡ／Ｄ変換するＡ／Ｄ変換器、６はＡ／Ｄ
変換器５のデジタル出力を入力してＶＣＯＩを制御する
制御回路である。Ａ／Ｄ変換器５および制御回路６は位
相比較器４の出力に等測的な微分動作を行う微分回路７
を構成する。
を示した図である。１はＶＣＯ５２はＶＣｏｌの出力周
波数を整数分周する分周回路、３は周波数ｆｒの基準信
号を出力する基準発振器、４は基準信号と分周回路２の
出力の位相差を電圧出力する位相比較器、５は位相比較
器４の出力をＡ／Ｄ変換するＡ／Ｄ変換器、６はＡ／Ｄ
変換器５のデジタル出力を入力してＶＣＯＩを制御する
制御回路である。Ａ／Ｄ変換器５および制御回路６は位
相比較器４の出力に等測的な微分動作を行う微分回路７
を構成する。
ＶＣＯＩの出力周波数ｆ、が基準信号の周波数ｆｒの整
数倍でないときは、位相比較器４の出力は第２図に示す
ような鋸歯状波となる。これは基準信号と分周回路２の
出力の位相のずれが２πとなる度に再び位相比軸器４の
出力が０に戻るためである。第２図の鋸歯状波において
傾きθと周期Ｔは位相比較器４に入力する２つの信号の
周波数の差の大きさによって決まるから、微分回路７に
よりこの鋸歯状波の微分値が一定になるようにＶＣＯｌ
に帰還をかければ、出力周波数ｆｏが基準信号の周波数
ｆｒの整数倍でないときにも位相ロックをかけることが
できる。１９＆分回路７において、Ａ／Ｄ変換器は第２
図の鋸歯状波を適当な時間間隔でサンプリングしてＡ／
Ｄ変換し、各サンプル毎のデジタル出力の差分が一定と
なるように制御回路６がｖｃｏｔに制御電圧を出力する
。したがって上述の差分の目標値を変化することにより
、基準周波数ｆｒを変えることなしに出力周波数ｆＯを
高分解能に変化することができる。出力周波数ｆｏが基
準信号の周波数ｆｆの整数倍であるときは位相比較器の
位相差出力、制御回路６の出力の変化はＯとなり、従来
の場合と同様に適当な分周比で位相ロックする。
数倍でないときは、位相比較器４の出力は第２図に示す
ような鋸歯状波となる。これは基準信号と分周回路２の
出力の位相のずれが２πとなる度に再び位相比軸器４の
出力が０に戻るためである。第２図の鋸歯状波において
傾きθと周期Ｔは位相比較器４に入力する２つの信号の
周波数の差の大きさによって決まるから、微分回路７に
よりこの鋸歯状波の微分値が一定になるようにＶＣＯｌ
に帰還をかければ、出力周波数ｆｏが基準信号の周波数
ｆｒの整数倍でないときにも位相ロックをかけることが
できる。１９＆分回路７において、Ａ／Ｄ変換器は第２
図の鋸歯状波を適当な時間間隔でサンプリングしてＡ／
Ｄ変換し、各サンプル毎のデジタル出力の差分が一定と
なるように制御回路６がｖｃｏｔに制御電圧を出力する
。したがって上述の差分の目標値を変化することにより
、基準周波数ｆｒを変えることなしに出力周波数ｆＯを
高分解能に変化することができる。出力周波数ｆｏが基
準信号の周波数ｆｆの整数倍であるときは位相比較器の
位相差出力、制御回路６の出力の変化はＯとなり、従来
の場合と同様に適当な分周比で位相ロックする。
このような構成の位相同期ループ回路によれば、基準周
波数を低くすることなしに高分解能のＰＬＬ回路を実現
でき、高分解能と短いロック時間とを両立させることが
できる。
波数を低くすることなしに高分解能のＰＬＬ回路を実現
でき、高分解能と短いロック時間とを両立させることが
できる。
第３図は本発明に係る位相同期ループ回路の第２の実施
例を示す構成ブロック図である。第１図と同じ部分は同
一の記号を付して説明を省略する。
例を示す構成ブロック図である。第１図と同じ部分は同
一の記号を付して説明を省略する。
第１図の場合と異なり位相比較器１４が例えばエツジト
リガ形のように、位相差に対応したパルス幅を出力する
場合を示し、パルス幅測定回路１５でこのパルス幅を測
定している。パルス幅測定回路１５において、位相比較
器１４からのパルス幅信号と短周期のクロック発生器１
５１の出力とをＡＮＤｌｆｆ回路１５２に入力し、パル
ス幅信号か生じている間のクロックがカウンタ１５３で
計数される。カウンタ１５３の内容はパルス幅信号の立
上りで各周期の初めにリセットされている。第４図は位
相比較器１４のパルス幅出力とＡＮＤ回路１５２の出力
との関係を示すタイムチャートである。
リガ形のように、位相差に対応したパルス幅を出力する
場合を示し、パルス幅測定回路１５でこのパルス幅を測
定している。パルス幅測定回路１５において、位相比較
器１４からのパルス幅信号と短周期のクロック発生器１
５１の出力とをＡＮＤｌｆｆ回路１５２に入力し、パル
ス幅信号か生じている間のクロックがカウンタ１５３で
計数される。カウンタ１５３の内容はパルス幅信号の立
上りで各周期の初めにリセットされている。第４図は位
相比較器１４のパルス幅出力とＡＮＤ回路１５２の出力
との関係を示すタイムチャートである。
各周期の計数出力の差分が一定となるように制御回路６
で制御する点は第１図の場合と同様で、パルス幅測定回
路１５と制御回路６とが近似的な微分回路を構成してい
る。
で制御する点は第１図の場合と同様で、パルス幅測定回
路１５と制御回路６とが近似的な微分回路を構成してい
る。
なお上記の各実施例では微分回路をデジタル回路で実現
しているが、Ａ／Ｄ変換器を用いずにアナログ的な微分
回路を用いることもできる。
しているが、Ａ／Ｄ変換器を用いずにアナログ的な微分
回路を用いることもできる。
ハ、ｒ本発明の効果Ｊ
以上述べたように、本発明によれば、基準周波数を低く
することなく高速応答で、基準周波数の整数倍より高分
解能の位相同期ループ回路を簡単な構成で実現すること
ができる。
することなく高速応答で、基準周波数の整数倍より高分
解能の位相同期ループ回路を簡単な構成で実現すること
ができる。
第１図は本発明に係る位相同期ループ回路の一実施例を
示す構成ブロック図、第２図は第１図装置の動作を示す
タイムチャート、第３図は本発明に係る位相同期ループ
回路の第２の実施例を示す構成ブロック図、第４図は第
３図装置の動作の一部を示すタイムチャート、第５図は
従来の位相同期ループ回路を示す構成ブロック図である
。
示す構成ブロック図、第２図は第１図装置の動作を示す
タイムチャート、第３図は本発明に係る位相同期ループ
回路の第２の実施例を示す構成ブロック図、第４図は第
３図装置の動作の一部を示すタイムチャート、第５図は
従来の位相同期ループ回路を示す構成ブロック図である
。
Claims (1)
- 電圧制御発振器の出力を分周回路で分周しこの分周器の
出力と基準信号との位相差を位相比較器で検出し位相比
較器の出力に対応する信号で電圧制御発振器の出力周波
数を制御する位相同期ループ回路において、位相比較器
から出力される位相差信号の単位時間当たりの変化量が
一定となるように電圧制御発振器を制御する制御手段を
備えることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168299A JPH0219025A (ja) | 1988-07-06 | 1988-07-06 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168299A JPH0219025A (ja) | 1988-07-06 | 1988-07-06 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219025A true JPH0219025A (ja) | 1990-01-23 |
Family
ID=15865443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168299A Pending JPH0219025A (ja) | 1988-07-06 | 1988-07-06 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006074847A1 (de) * | 2005-01-14 | 2006-07-20 | Robert Bosch Gmbh | Analog-digital-umsetzer |
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
-
1988
- 1988-07-06 JP JP63168299A patent/JPH0219025A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006074847A1 (de) * | 2005-01-14 | 2006-07-20 | Robert Bosch Gmbh | Analog-digital-umsetzer |
| US8188900B2 (en) | 2005-01-14 | 2012-05-29 | Robert Bosch Gmbh | Analog-digital converter |
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
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