JPH02187824A - ディジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号処理プロセッサに関するも
のである。

〔従来の技術〕

第７図は、例えばＩＥＥＥ、ＩＣＡＳＳＰ８６、Ｐ２Ｏ
３“Ａ　　５０ｎｓ　　ＦＬＯＡＴＩＮＧＰＯＩＮＴ　
　５ＩＧＮＡＬ　　ＰＲＯＣＥＳＳＯＲＶＬＳｌ”に示
された従来のディジタル信号処理プロセッサ（以後、Ｄ
ＳＰと略称する）の構成図であり、図において、（１）
はプログラムメモリ、（２）はデータ転送、演算、分岐
等の制御を行なう制御回路、（３）は制御回路（２）か
ら制御信号を出力する出力バス、（４）は制御回路（２
）からプログラムメモリ（１）への出力バス、（５）は
プログラムメモリ（１）から制御回路（２）への出力バ
ス、（６）はデータメモリ、（７）は乗算器、算術演算
器、シフタ、累算器等を有する演算部、（８）はデータ
転送バス、（９）はデータメモリ（６）からデータ転送
バス（８）および該データ転送バスから演算部（７）へ
の出力バス、（１０）は演算部（７）からデータ転送バ
ス（８）および該データ転送バスからデータメモリ（６
）への出力バスである。

次に動作について説明する。ＤＳＰの基本動作はプログ
ラムメモリ（１）から読出されたプログラムに従って制
御回路（２）で制御され、データメモリ（６）から読出
されたデータを演算部（７）に入力して行なわれる命令
フェッチ、デコード、データ読出し、演算、演算結果書
込みという一連の処理動作からなる。

これらはバイブライン処理で実行することにより、同一
命令を連続実行した場合、１命令当り１マシンサイクル
で実行する割合に近づく。したがって、単一命令を繰返
し行なう処理では連続的に実行する程、処理速度は向上
する。

しかし、演算結果により、ある特定の条件が成立した場
合に、現在実行中の処理を抜は出し、別の処理へ分岐す
るプログラムにおいては、条件判定のために連続実行処
理が終了する以前に、途中に中間チエツクポイントを設
け、−担連続実行を中断し、ある演算結果データを特定
のデータ値と比較し、その結果に基づいて分岐処理を行
なうことが必要になる。

第８図は一連の連続実行処理中に中間チエツクを行なう
処理フローを示すもので、演算処理の結果をしきい値と
比較しくステップ５Ｔ８−１．８−２）、その後、中止
条件成立か否かを判断しくステップ５Ｔ８−３）　、Ｙ
ＥＳの場合は処理を終了し、Ｎｏの場合は最終データ終
了か否かを判断しくステップ５Ｔ８−４）　、Ｎｏの場
合はステップ５Ｔ８−１に戻って上記の動作を繰返し、
ＹＥＳの場合は処理を終了する。

画像符号化方式における動き補償処理では、パターン間
のマツチングとして差分絶対値累算を用い、最小パター
ンの検出を行なうものであるが、例えば現在累算実行中
の値が最小値を越えた場合、残りの累算は無駄であり、
このようなケースには次のルーチンへ移行した方が効率
的である。

そのために中間チエツクを行なうことは有用であるが、
処理の中断および比較・判定による処理時間の損失を伴
なう。また、従来のＤＳＰではデータの正負の判定によ
る条件判定のみ可能であり、特定のしきい値データとの
大小関係を求めるには、−旦、その対象データとしきい
値との減算を行ない、その結果による判定を行なうため
、処理効率が低い。

比較対象のしきい値が複数種類ある場合は、更に処理効
率が低くなる。例えば、データの範囲により処理の種類
が複数種類（ｎ個）に分れるケースでは、（ｎ−１）個
のしきい値との比較およびその結果に基づく分岐命令が
必要となり、少なくとも（ｎ−１）Ｘ２マシンサイクル
の損失を伴なうことになる。

〔発明の解決しようとする課題〕

従来のディジタル信号処理プロセッサは以上のように構
成されているので、演算結果または途中の結果によって
分岐処理を行なうケースでは、連続処理途中である場合
は一担処理を中断し、減算および比較処理を行なうため
、処理効率が低下するという問題点があった。

この発明は上記のような問題点を解消することを課題に
なされたもので、一連の連続処理の途中においても、連
続処理を中断することなく比較処理を実行し、効率的な
分岐処理を実現することのできるディジタル信号処理プ
ロセッサを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理プロセッサは、フェ
ッチする命令のアドレス制御用のプログラムカウンタを
内蔵した制御回路と、データ入出力用のデータメモリと
、演算部動作と並行に該演算部内の算術演算器出力、論
理シフタ出力、乗算器出力のいづれかの選択を行ない、
選択された出力データに対し予め設定されたｎ個（ｎは
１以上の整数）のしきい値と同時に大小関係を比較し、
そのｎ個の比較結果に基づいて、前記ｎ個のしきい値に
よって（ｎ＋１）個に区切られるデータ領域中、前記出
力データがどの領域に存在するかを判定し、その判定結
果に対し予め設定されたデータ領域を指定するｍ個（ｍ
は１以上の整数）の領域限定条件と順次比較を行ない、
条件が一致した場合、上記ｍ個の領域限定条件に対応し
て予め設定されたｍ個の分岐先アドレスの中から上記一
致した領域限定条件に対応する分岐先アドレス情報を出
力し、ｍ個の条件全てが不一致の場合は全条件不一致を
示す信号を出力するデータ判定器とを具備したものであ
る。

〔作用〕

この発明におけるデータ判定器は、１マシンサイクル毎
に乗算器出力に対し、複数のしきい値と並列比較処理を
行うとともに、その比較結果に対応して複数個ある分岐
先から特定の分岐先を選定することにより、連続処理を
中断することなく常に比較判断を行なうもので、複雑な
分岐処理を効率よく制御することを可能とする。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、前記第７図と同一または相当部分には同一
符号を付して重複説明を省略する。

（１１）はデータ判定器、（１２）はデータ転送バス（
８）とデータ判定器（１１）を結ぶ入出力バス、（１３
）は演算部（７）からデータ判定器（１１）への出力バ
スである。

第２図は上記データ判定器（１１）の内部構成を示すブ
ロック図であり、第２図において、（１５）はしきい値
レジスタ群、（１７）は演算データとしきい値との大小
関係を比較する比較器、（１９）は比較器出力により演
算データの領域を判定し、分岐条件との比較を行なう条
件判定器、（２０）は分岐条件およびその分岐先を示す
アドレスインデックス情報を保持する条件レジスタ、（
２４）は条件レジスタの複数の条件成立時分岐先アドレ
スを保持するアドレスレジスタファイル、（１２）は入
出力バス、（１３）　、　　（１４）　。

（１６）、　　（１８）、　　（２１）、　　（２２）
は出力バスである。

第３図は上記条件判定器（１９）の内部構成を示すブロ
ック図であり、第３図において、（２６）は領域判定回
路、（２８）は条件比較回路、（１ｇ）、　　（２ｔ）
、　　（２２）、　　（２７）は出力バスである。

次に動作について説明する。第１図において、条件判定
器（１１）は、演算部（７）から出力バス（１３）を介
して入力される比較対象データと予め設定されているし
きい値レジスタ群（１５）から出力バス（１６）を介し
て供給されるｎ個の各しきい値との大小関係の比較を比
較器（１７）で行ない、出力バス（１８）を介して供給
されるそのｎ個の比較結果（大小関係はｒＯＪ、ｒｌＪ
の１ビツトで表現される）に基づいて、条件判定器１９
で対象データのデータ領域を判定する。

第４図はしきい値ａＯ・・・・・・ａ９の設定による（
ｎ＋１）個の領域０・・・・・・領域４の分割と、比較
器出力および領域判定の一例を示すもので、ここでは領
域番号に応じてビットに「１」を立てるものとする。

条件判定器（１９）の領域判定回路（２６）は、出力バ
ス（１８）を介して供給された比較器（１７）からの比
較器出力により、データの領域を判定し領域を示すイン
デックス信号を出力バス（２７）に出力する。条件比較
回路（２８）はこの領域インデックス信号と出力バス（
２１）を介して条件レジスタ（２０）から供給された条
件信号との比較により、条件が成立した場合、その分岐
先アドレスを示すアドレスインデックスを出力バス（２
２）に出力する。

第５図は条件レジスタ（２０）に保持される条件信号の
フォーマットの一例を示すもので、第５図において、ｆ
Ｏ〜ｆ４は領域０指定フラグ〜領域４指定フラグを示し
、指定時１、非指定時０である。条件１〜条件ｍは複数
個指定することが可能で、比較すべき条件に優先順位を
付け、順次比較するものとし、条件が成立次第、出力バ
ス（２２）を介して条件判定器（１９）からアドレスイ
ンデックス信号を出力するものとする。

アドレスレジスタファイル（２４）には、各条件に応じ
た分岐先アドレスを複数個格納しておき、出力バス（２
２）を介して条件判定器（１９）から供給されるアドレ
スインデックス信号に基づいて、出力バス（１４）に分
岐先アドレス信号を出力する。このようにして出力され
たアドレス値に基づいて、制御回路（２）は内蔵するプ
ログラムカウンタのカウント値をこのアドレス値にセッ
トして分岐を行なう。

なお、全ての条件が不成立の場合は、上記アドレスイン
デックス信号が“ＯＦＦ″で、アドレスレジスタファイ
ル（２４）から出力されるアドレス信号も“ＯＦＦ”状
態であり、プログラムカウンタのカウント値は次の命令
番地を示す。

このデータ判定器（１１）でのチエツク対象となる演算
部（７）から出力バス（１３）を介して供給されるデー
タについては、演算部（７）内の算術演算器、乗算器、
累算器等の出力のいづれかをモード設定等の命令で規定
できるようにしておき、マシンサイクル毎にデータ判定
器（１１）でチエツクする構成にすることで、データ範
囲の比較のために処理時間の損失を防ぐことができる。

第６図は中間チエツクを含む連続処理フローを示すもの
で、まず、比較対象選定、しきい値データセット、分岐
アドレスセット、分岐条件セット等の初期設定を行ない
（ステップ５Ｔ６−１）、次いで演算処理と条件判定処
理を並列して処理データ数回ループを介して繰返し、条
件１〜３の成立時にアドレスＡ−Ｃを出力する。

〔発明の効果〕

以上のように、この発明によれば、ある特定のデータに
対し、演算処理と並行して複数のしきい値との比較処理
を行ない、その比較処理結果に応じて分岐先を複数個指
定できる構成としたので、複雑な分岐処理を効率よく制
御することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
プロセッサの全体構成を示すブロック図、第２図はデー
タ判定器の内部構成を示すブロック図、第３図はデータ
判定器の内部構成を示すブロック図、第４図はデータ領
域判定の一例を示す説明図、第５図は分岐条件を示す条
件データの説明図、第６図はデータ判定を含む連続演算
処理のフローチャート図、第７図は従来のディジタル信
号処理プロセッサの全体構成を示すブロック図、第８図
は従来のディジタル信号処理プロセッサにおけるデータ
判定を含む連続演算処理のフローチャート図である。 図において、（１）はプログラムメモリ、（２）は制御
回路、（６）はデータメモリ、（７）は演算部、（１１
）はデータ判定器である。 なお、図中、同一符号は同一または相当部分を示す。 代理人　弁理士　大　岩　増　雄 （外２名） 条件判定器の内部構成図 第３ 図 データ領域判定０説明図 第４図 条件データの説明図 第５ 図 従来のディジタル信号処理プロセッサのブロノ、ｒ；ｚ
ｊ第７ 図 とのノ＝明、つ連続演算処理９′）フロチャ ト図 従来の連続演算処理のフローチャート間第８ 図 手 続 補 正 書 （自発） ５、補正の対象 明細書の発明の詳細な説明及び図面の簡単な説明の欄。 ６、補正の内容 １、事件の表示 特願平 号 ２、発明の名称 ディジタル信号処理プロセッサ ３６補正をする者 以 上 代表者　志 岐 守 哉 カ 傅′に−シ

Claims (1)

1. 【特許請求の範囲】 内蔵されたマイクロプログラムのフェッチおよびデコー
   ド、そのマイクロプログラムの内容に従ったデータの読
   出し、演算、演算結果データの書き込みを基本動作とす
   るディジタル信号処理プロセッサにおいて、 フェッチする命令のアドレス制御用のプログラムカウン
   タを内蔵した制御回路と、 データ入出力用のデータメモリと、 演算部動作と並行に該演算部内の算術演算器出力、論理
   シフタ出力、乗算器出力のいずれかの選択を行ない、選
   択された出力データに対し予め設定されたｎ個（ｎは１
   以上の整数）のしきい値と同時に大小関係を比較し、そ
   のｎ個の比較結果に基づいて、前記ｎ個のしきい値によ
   って（ｎ＋１）個に区切られるデータ領域中、前記出力
   データがどの領域に存在するかを判定し、その判定結果
   に対し予め設定されたデータ領域を指定するｍ個（ｍは
   １以上の整数）の領域限定条件と順次比較を行ない、条
   件が一致した場合、上記ｍ個の領域限定条件に対応して
   前記予め設定されたｍ個の分岐先アドレスの中から上記
   一致した領域限定条件に対応する分岐先アドレス情報を
   出力し、ｍ個の条件全てが不一致の場合は全条件不一致
   を示す信号を出力するデータ判定器と、 を備え、前記制御回路は前記データ判定器から出力され
   る前記分岐先アドレス情報に基づいて、前記プログラム
   カウンタを更新して、分岐先の命令アドレスを生成して
   前記データ判定器出力が不一致信号である場合は、前記
   プログラムカウンタを単純に１増加することで次命令ア
   ドレスを生成することを特徴とするディジタル信号処理
   プロセッサ。