JPH02185139A - Private branch exchange - Google Patents
Private branch exchangeInfo
- Publication number
- JPH02185139A JPH02185139A JP543089A JP543089A JPH02185139A JP H02185139 A JPH02185139 A JP H02185139A JP 543089 A JP543089 A JP 543089A JP 543089 A JP543089 A JP 543089A JP H02185139 A JPH02185139 A JP H02185139A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- trunk
- time
- switch
- extracted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 19
- 239000000284 extract Substances 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 1
- 238000000605 extraction Methods 0.000 description 29
- 238000002408 directed self-assembly Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 6
- 230000011664 signaling Effects 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は構内交換機の改良に関する。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to improvements in private branch exchanges.
(従来の技術)
周知のように構内交換機(PBX)は配下にある複数の
内線電話機相互の接続や内線から局線(外線)への接続
、局線から内線電話機への接続などの交換処理を行う装
置である。 ところで、T1ディジタルトランクC以下
、単にT1トランクと呼ぶ)を備えた構内交換機がある
が、この種の交換機は従来、第4図に示すように構成さ
れている。すなわち、第4図において、構内交換機10
5の各Tlトランク106.107.108は局101
とのインタフェースを行うチャネルユニット102を介
して局101側と接続されている。ここで、各々のT1
トランクとチャネルユニット102との間は1.544
Mbpsのディジタル回線112.13.114で接
続されるが、両者の間はDSLフォーマットと呼ばれる
インタフェースが採用される。チャネルユニットは複数
あり、各チャネルユニットはTl網を介して同一の局1
01に接続されており、これらのTl網は周波数同期が
とられている。(Prior Art) As is well known, a private branch exchange (PBX) performs switching processing such as interconnecting multiple telephone extensions under its control, connection from an extension to a central office line (external line), and connection from a central office line to an extension telephone. It is a device that performs By the way, there is a private branch exchange equipped with a T1 digital trunk C (hereinafter simply referred to as T1 trunk), and this type of exchange has conventionally been configured as shown in FIG. That is, in FIG. 4, the private branch exchange 10
Each Tl trunk 106.107.108 of station 101
It is connected to the station 101 side via a channel unit 102 that interfaces with the station 101. Here, each T1
1.544 between trunk and channel unit 102
They are connected via Mbps digital lines 112.13.114, and an interface called DSL format is used between the two. There are multiple channel units, and each channel unit connects to the same station 1 via the Tl network.
01, and these Tl networks are frequency synchronized.
DSLフォーマットは第5図に示すようなもので、12
5μsを1フレームとし、12フレームからなるマルチ
フレーム構成であり、24チヤネルが1フレーム内に多
重化されている。これらのDSLとのインタフェースを
行うのがTl)ランクである。The DSL format is as shown in Figure 5, with 12
One frame is 5 μs, and it has a multi-frame configuration consisting of 12 frames, and 24 channels are multiplexed within one frame. The Tl) rank interfaces with these DSLs.
T1トランクを備えた構内交換機の構造は第6図に示す
ように、各トランクの制御情報を伝送するためのデータ
バス207と、PCM(パルスコード変調)の音声デー
タを伝送するPCMバス20Bを有しており、これらバ
スに各トランクを接続する。As shown in Figure 6, the structure of a private branch exchange equipped with T1 trunks includes a data bus 207 for transmitting control information for each trunk, and a PCM bus 20B for transmitting PCM (pulse code modulation) voice data. Each trunk is connected to these buses.
PCMバス206にはタイムスイッチ109が接続され
ている。このタイムスイッチ109は時分割により各ト
ランクと内線とのPCM音声の交換を行うものである。A time switch 109 is connected to the PCM bus 206. This time switch 109 is used to exchange PCM audio between each trunk and extension line by time division.
ここで、TlトランクはDSIクロック信号を抽出して
タイムスイッチ109に与え、タイムスイッチ109は
このDS1クロック信号に同期して動作する。そして、
TL)ランクの出力するこのDSlクロック信号とPC
Mバス20Bの同期クロックとが周波数同期していなけ
ればならないが、そのためには、タイムスイッチ109
がDSLクロック信号に同期する必要がある。Tlトラ
ンクにて抽出されたDSIクロック信号205はこの周
波数同期用、であり・Tlトランク内にて抽出されて出
力される。Here, the Tl trunk extracts the DSI clock signal and supplies it to the time switch 109, and the time switch 109 operates in synchronization with this DS1 clock signal. and,
TL) This DSl clock signal output by the rank and the PC
The frequency of the synchronization clock of the M bus 20B must be synchronized, but for this purpose, the time switch 109 must be
must be synchronized to the DSL clock signal. The DSI clock signal 205 extracted in the Tl trunk is for this frequency synchronization, and is extracted and output within the Tl trunk.
第7図はTI)ランクの構成を示すブロック図であり、
310は受信DSIよりクロックを抽出するクロック抽
出回路であり、レシーバ308を介して受信した受信D
SIをもとにクロックを抽出する。FIG. 7 is a block diagram showing the configuration of TI) rank,
310 is a clock extraction circuit that extracts a clock from the received DSI;
Extract the clock based on SI.
そして、これを抽出クロック205としてタイムスイッ
チ109に出力する。また、レシーバ308を介して受
信した受信DSIは速度変換部307にも与えられ、該
速度変換部307により2 Mbpsの信号に変換し、
その変換後の信号をシグナリング抽出部306とアラー
ム検出部allに与える。PCMバス207は第8図(
b)に示すように2.048 MHzのPCMクロッ
クに同期するようにして各チャネル(chl、ch2〜
)が多重化され、(a)に示すように125μsの1フ
レームパルス周期内に2.048 Mbpsの速度で3
2チヤネルが多重されているので、DSlとの速度差を
吸収する必要がある。PCMバス207に接続されるF
IFO301,305はこの速度変換を行うためのもの
である。速度変換部307により2 Mbpsの信号に
変換された信号はシグナリング抽出部306によりシグ
ナリングが抽出された後、FIFO305を介してPC
Mバス20・7に送られる。Then, this is outputted to the time switch 109 as the extracted clock 205. Further, the received DSI received via the receiver 308 is also given to the speed converter 307, and is converted into a 2 Mbps signal by the speed converter 307.
The converted signal is given to the signaling extraction section 306 and the alarm detection section all. The PCM bus 207 is shown in Figure 8 (
As shown in b), each channel (chl, ch2 to
) are multiplexed, and three
Since two channels are multiplexed, it is necessary to absorb the speed difference with DSL. F connected to PCM bus 207
The IFOs 301 and 305 are for performing this speed conversion. The signal converted into a 2 Mbps signal by the speed converter 307 is sent to the PC via the FIFO 305 after the signaling is extracted by the signaling extractor 306.
Sent to M bus 20.7.
一方、PCMバス207から局へ送るPCM音声信号は
FIFO301を介してシグナリング挿入部302に送
られ、ここでシグナリング挿入されてから速度変換部3
03により2 Mbpsの信号から1.5 MbpSに
速度変換された後、ドライバ304によりチャネルユニ
ットへと送り出される。On the other hand, the PCM audio signal sent from the PCM bus 207 to the station is sent to the signaling insertion section 302 via the FIFO 301, where the signaling is inserted and then sent to the speed conversion section 3.
03 converts the speed of the 2 Mbps signal to 1.5 MbpS, and then sends the signal to the channel unit by the driver 304.
さて、第6図に示すように、複数のTl)ランクが出力
し、他のT1トランクがチャネルユニットに接続される
場合、複数のDSI同士は同期していなければならない
が、タイムスイッチ109に供給するDSI抽出クロッ
クは通常、どれか一つのT1トランクが出力し、他のT
lトランクは出力しないようにしている。これは複数の
DSIが同期しているからである。そして、タイムスイ
ッチ109はDSL抽出クロック205をPLL回路4
01を介して受けて通常はこれをセレクタ404で選択
してクロックとして使用し、DSI抽出クロック205
が異常をきたした時は非常用のクロック発振回路403
よりのクロックをセレクタ404で選択して、分周器4
0Bに与える。そして、この分周器406により分周し
てフレームパルス407とPCMクロック408を得、
これを通話メモリ409に与えてPCM音声データ送受
の同期をとる。Now, as shown in FIG. 6, when multiple T1 ranks output and other T1 trunks are connected to the channel unit, the multiple DSIs must be synchronized with each other, but the supply to the time switch 109 is Normally, the DSI extracted clock output by one of the T1 trunks and
l trunk is not output. This is because multiple DSIs are synchronized. Then, the time switch 109 transfers the DSL extraction clock 205 to the PLL circuit 4.
Normally, this is selected by the selector 404 and used as a clock, and the DSI extraction clock 205 is received via the DSI extraction clock 205.
When an abnormality occurs, the emergency clock oscillation circuit 403
The selector 404 selects a clock from the frequency divider 4.
Give to 0B. Then, the frequency is divided by this frequency divider 406 to obtain a frame pulse 407 and a PCM clock 408.
This is given to the communication memory 409 to synchronize the transmission and reception of PCM voice data.
ところで、DSLになんらかの回線障害が発生するとT
lトランク内でクロック抽出が正しく行えなくなり、タ
イムスイッチ109に供給するDSL抽出クロックが異
常となる。この場合、タイムスイッチ109では403
の出力クロックにより動作することになるが、これは復
旧時に必要な各種情報の退避処理等のための動作に止ま
り、その後、交換処理は停止することになる。そのため
、なんらかの回線障害が発生したり、DSL抽出クロッ
ク供給受持ちのTlトランクが故障したりすると、D8
1抽出クロックの供給が行えなくなり、他のDSLは正
常であっても全Tl)ランクの動作が停止すると云う問
題がある。By the way, if some kind of line failure occurs in DSL, T
Clock extraction cannot be performed correctly within the l trunk, and the DSL extraction clock supplied to the time switch 109 becomes abnormal. In this case, the time switch 109 has 403
However, this operation is limited to operations such as saving various information necessary at the time of recovery, and thereafter the exchange processing is stopped. Therefore, if some kind of line failure occurs or the Tl trunk responsible for supplying the DSL extraction clock breaks down, the D8
There is a problem in that the 1 extraction clock cannot be supplied and the operation of all Tl) ranks stops even if the other DSLs are normal.
(発明が解決しようとする課題)
このように、TIトランクを備えた構内交換機において
は、DSl抽出クロックが複数のトランクのうちの一つ
から供給される構成となっているので、当該D81抽出
クロック供給に障害が発生した場合、他のDSIが正常
であってもその正常DSlに接続されるTl)−ランク
のDSI抽出クロックは使用されることがないので、D
SI抽出クロックの供給トランクの系統にひとたび障害
が発生すると、全トランクが停止してしまい、通話不能
になると云う欠点があった。(Problem to be Solved by the Invention) In this way, in a private branch exchange equipped with TI trunks, the DSL extraction clock is supplied from one of the plurality of trunks, so the D81 extraction clock If a supply failure occurs, the Tl)-rank DSI extraction clock that is connected to the normal DSI even if other DSIs are normal is never used, so the DSI
There is a drawback that once a failure occurs in the trunk system supplying the SI extraction clock, all trunks stop, making it impossible to make calls.
そこでこの発明の目的とするところは、いずれか一つで
も正常なりSlがあれば正常なTIトランクは正常に動
作させることができるようにして、一つのトランクの故
障による交換機のダウンを抑制できるようにし、以て信
頼性を確保できるようにした構内交換機を提供すること
にある。Therefore, the purpose of this invention is to enable a normal TI trunk to operate normally if any one of them is normal or has Sl, so that it is possible to prevent the switching equipment from going down due to a failure of one trunk. An object of the present invention is to provide a private branch exchange that can improve reliability and thereby ensure reliability.
(課題を解決するための手段)
上記目的を達成するため、本発明は次のように構成する
。すなわち、Tlディジタル回線とのインタフェースを
行うとともに該T1ディジタル回線に同期したクロック
を抽出する複数のトランクを備え、伝送信号を時分割多
重処理する時分割スイッチに、前記トランクの一つの抽
出する前記Tlディジタル回線の同期クロックを与えて
この同期クロックによりフレーム同期させるべく動作さ
せるようにした構内交換機において、前記トランクには
前記時分割スイッチに与えられる前記同期クロックと該
時分割スイッチより出力されるフレーム同期信号との周
波数同期ずれ量を検出する検出手段と、このずれ量が所
定値に達すると自己の抽出同期クロックを前記時分割ス
イッチに送出する手段とを設けて構成する。(Means for Solving the Problems) In order to achieve the above object, the present invention is configured as follows. That is, a time division switch is provided with a plurality of trunks that interface with a Tl digital line and extract clocks synchronized with the T1 digital line, and one of the trunks extracts a clock that is synchronized with the Tl digital line. In a private branch exchange that is provided with a synchronization clock of a digital line and is operated to perform frame synchronization using this synchronization clock, the trunk has the synchronization clock supplied to the time division switch and the frame synchronization output from the time division switch. It is constructed by providing a detection means for detecting the amount of frequency synchronization deviation with the signal, and means for sending its own extracted synchronization clock to the time division switch when the deviation amount reaches a predetermined value.
(作 用)
このような構成の本装置はTlディジタル回線とのイン
タフェースを行うとともに該T1ディジタル回線に同期
したクロックを抽出する複数のトランクを備え、伝送信
号を時分割多重処理する時分割スイッチに前記トランク
の一つの抽出する前記Tlディジタル回線の同期クロッ
クを与えてこの同期クロックによりフレーム同期させる
べく動作させるが、前記トランク各々には前記時分割ス
イッチに与えられる前記同期クロックと該時分割スイッ
チより出力されるフレーム同期信号との周波数同期ずれ
量を検出する検出手段と、このずれ量が所定値に達する
と自己の抽出同期クロックを前記時分割スイッチに送出
する手段とを設けてあり、前記検出手段は前記時分割ス
イッチに与えられる前記同期クロックと該時分割スイッ
チの出力するフレーム同期信号との周波数同期ずれ量を
検出し、この検出値が所定値に達すると自己の抽出同期
クロックを前記時分割スイッチに送出する。そして、前
記時分割スイッチは前記フレーム同期信号をこの新たに
送出された同期クロックに同期させて動作させる。この
ように、各トランク内において、時分割スイッチに供給
している特定トランクの抽出同期クロックが時分割スイ
ッチから出されるフレームパルスと同期しているか否か
を調べ、同期していない場合には自己の抽出クロックを
時分割スイッチに送出することで時分割スイッチを抽出
同期クロックに同期させ、複数のトランクがある場合に
、時分割スイッチに抽出同期クロックを供給していたト
ランクが障害検出等により動作を停止して抽出同期クロ
ック送出を停止しても他のトランクが自動的に肩代わり
して同期クロックを送出することができるようにしたの
で、動作を継続できるようになり、信頼性を向上させる
ことができるようになる。(Function) This device with such a configuration is equipped with a plurality of trunks that interface with a Tl digital line and extract clocks synchronized with the T1 digital line, and is used as a time division switch that performs time division multiplexing of transmission signals. A synchronization clock of the Tl digital line to be extracted from one of the trunks is provided, and the frame synchronization is performed using this synchronization clock. A detecting means for detecting an amount of frequency synchronization deviation with the output frame synchronization signal, and a means for sending its own extracted synchronization clock to the time division switch when the deviation amount reaches a predetermined value are provided, The means detects the amount of frequency synchronization deviation between the synchronization clock applied to the time division switch and the frame synchronization signal outputted from the time division switch, and when this detected value reaches a predetermined value, the means extracts its own extracted synchronization clock to the time division switch. Send to split switch. Then, the time division switch operates the frame synchronization signal in synchronization with this newly sent synchronization clock. In this way, within each trunk, it is checked whether the extracted synchronization clock of the specific trunk that is supplied to the time division switch is synchronized with the frame pulse output from the time division switch, and if it is not synchronized, the self By sending the extracted clock to the time division switch, the time division switch is synchronized with the extracted synchronization clock, and if there are multiple trunks, the trunk that was supplying the extracted synchronization clock to the time division switch is activated due to a failure detected, etc. Even if the trunk stops sending out the extracted synchronous clock, other trunks can automatically take over and send out the synchronous clock, allowing continued operation and improving reliability. You will be able to do this.
(実施例)
以下、本発明の一実施例について、図面を参照して説明
する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は本装置のTl)ランクに付加される監視制御回
路の構成を示すブロック図、第2図は全体的な構成を示
すブロック図である。監視制御回路は図に示すように、
フリップフロップ801,815、XORゲート(排他
的論理ゲート) 802 、抵抗803゜804.80
7,812 、コンデンサ805,808,813 、
ワンショット回路806,811 、インバータ809
.3ステートバツフア810 、ORゲート814より
なる。尚、81BはDSL抽出クロックである。FIG. 1 is a block diagram showing the configuration of a supervisory control circuit added to the Tl) rank of this device, and FIG. 2 is a block diagram showing the overall configuration. The supervisory control circuit is as shown in the figure.
Flip-flops 801, 815, XOR gate (exclusive logic gate) 802, resistor 803゜804.80
7,812, capacitor 805,808,813,
One-shot circuits 806, 811, inverter 809
.. It consists of a 3-state buffer 810 and an OR gate 814. Note that 81B is a DSL extraction clock.
そして、DSL抽出クロック816は動作クロックとし
てフリップフロップ801に与え、フレームパルス40
7をクリア信号としフリップフロップ801に与える構
成とする。また、にのフリップフロップ801のQ出力
とDSL抽出クロック816はXORゲート802に与
え、両者の排他的論理をとる。Then, the DSL extraction clock 816 is given to the flip-flop 801 as an operating clock, and the frame pulse 40
7 is used as a clear signal and is applied to the flip-flop 801. Further, the Q output of the flip-flop 801 and the DSL extraction clock 816 are applied to the XOR gate 802, and exclusive logic of both is taken.
抵抗803,804とコンデンサ805よりなる回路は
積分回路を構成しており、前記X OR””ゲート80
2の出力はこの積分回路を介してワンショット回路80
6のへ入力端子に供給し、且つ、インバータ(反転回路
)809を介してワンショット回路811のA入力端子
に供給する構成とする。ワンショット回路806.81
1に接続されている抵抗807.812及びコンデンサ
808.813よりなる回路は時定数を決定する回路で
あり、各ワンショット回路806,811はトリガが与
えられた後、その時定数相当時間の経過時までに再びト
リガが与えられないときはパルスを出力するリトリガ型
のワンショット回路としである。ワンショット回路80
6,811の出力はORゲート814を介してフリップ
フロップ815にクロックとして与えられ、このフリッ
プフロップ815の反転側出力端子出力を3ステートバ
ツフア810のゲート制御信号として与える構成とする
。尚、DSL抽出クロック816は3ステートバツフア
810を介してタイムスイッチ109に供給する構成と
する。A circuit consisting of resistors 803 and 804 and a capacitor 805 constitutes an integrating circuit, and the XOR gate 80
The output of 2 is sent to the one-shot circuit 80 via this integrating circuit.
The signal is supplied to the A input terminal of the one-shot circuit 811 via the inverter (inversion circuit) 809. One shot circuit 806.81
A circuit consisting of a resistor 807, 812 and a capacitor 808, 813 connected to 1 is a circuit that determines a time constant, and each one-shot circuit 806, 811 is a circuit that determines a time constant after a trigger is given. This is a retrigger type one-shot circuit that outputs a pulse if no trigger is applied again. one shot circuit 80
The output of 6,811 is given as a clock to a flip-flop 815 via an OR gate 814, and the output from the inverted output terminal of this flip-flop 815 is given as a gate control signal of a 3-state buffer 810. Note that the DSL extraction clock 816 is configured to be supplied to the time switch 109 via a 3-state buffer 810.
このような構成の監視制御回路をTI)ランクそれぞれ
に設け、第2図に示すようにこの監視制御回路付のTl
トランク800はそのDS!抽出クロック205をタイ
ムスイッチ109に与える構成とするとともに、タイム
スイッチ109からのフレームパルス407を監視制御
回路付の各Tl)ランク800に供給する構成とする。A supervisory control circuit with such a configuration is provided in each TI rank, and as shown in FIG.
Trunk 800 is that DS! The configuration is such that the extracted clock 205 is supplied to the time switch 109, and the frame pulse 407 from the time switch 109 is supplied to each Tl) rank 800 with a supervisory control circuit.
このような構成の本装置の動作を第3図のタイムチャー
トを参照して説明する。The operation of this apparatus having such a configuration will be explained with reference to the time chart shown in FIG.
フリップフロップ801のクロック端子にDSl抽出ク
ロック(b)を与え、タイムスイッチ109からのフレ
ームパルス(a)をクリア端子に与える。The DS1 extraction clock (b) is applied to the clock terminal of the flip-flop 801, and the frame pulse (a) from the time switch 109 is applied to the clear terminal.
そして、フリップフロップ801のQ出力端子出力(e
)とDSL抽出クロック81[i (b)との排他的論
理和をとることにより、フレームパルスと抽出クロック
と位相差を検出する。XORゲート802により得られ
たこの位相差出力(d)は積分回路を通してワンショッ
ト回路806に与えられる。抵抗803と804及びコ
ンデンサ805による回路はこの積分回路であり、ノイ
ズ成分(ヒゲ)を除去するためのものである。この積分
回路を介してノイズ除去されたXORゲート802の出
力はワンショット回路80Bに入力される(e) こ
のワンショット回路80Bの時定数は抵抗812とコン
デンサ808により決定され、ワンショット回路806
は入力端子AにXORゲート802の出力が入力され、
この入力がrLJからrllJに変化した後、前記時定
数に対応の時間内に「L」に変化しなければ出力をrL
Jから「1!」に変化させる(f)。Then, the Q output terminal output (e
) and the DSL extraction clock 81[i (b), the phase difference between the frame pulse and the extraction clock is detected. This phase difference output (d) obtained by the XOR gate 802 is given to a one-shot circuit 806 through an integrating circuit. The circuit made up of resistors 803 and 804 and capacitor 805 is this integrating circuit, and is used to remove noise components (whiskers). The output of the XOR gate 802 from which noise has been removed via this integration circuit is input to the one-shot circuit 80B (e) The time constant of this one-shot circuit 80B is determined by the resistor 812 and capacitor 808,
The output of the XOR gate 802 is input to the input terminal A,
After this input changes from rLJ to rllJ, if it does not change to "L" within the time corresponding to the time constant, the output is changed to rL
Change from J to "1!" (f).
そのため、フレームパルスと抽出クロックが同期してい
ない場合は、第3図(e)に示すように、ワンショット
回路806の入力端子^に入力されるパルスのデユーテ
ィは各周期毎に変化し、デユーティは長くなる。Therefore, when the frame pulse and the extraction clock are not synchronized, the duty of the pulse input to the input terminal of the one-shot circuit 806 changes every cycle, as shown in FIG. 3(e), and the duty becomes longer.
この時、ワンショット回路80Bの時定数としてはT1
では出力せず、T2(<Tl)で出力するように設定す
る。この出力によりDSL抽出回路を構成するフリップ
フロップ815が反転し、バッファ81Oが開かれ、D
SL抽出クロックがタイムスイッチ109に送出される
。実際には前記ワンショット回路80Bの入力端子Aの
デユーティは短くなる場合もあり、この時はワンショッ
ト回路806の入力の反転信号(g)を入力とするワン
ショット回路811の出力はデユーティは長くなる。そ
して、ORゲート814によりワンショット回路811
とワンショット回路80Bの出力のORをとることで、
デユーティは長くなる方向に変化することになる(h)
。At this time, the time constant of the one-shot circuit 80B is T1.
It is set to output at T2 (<Tl) instead of outputting at T2 (<Tl). This output inverts the flip-flop 815 that constitutes the DSL extraction circuit, opens the buffer 81O, and
The SL extraction clock is sent to time switch 109. In reality, the duty of the input terminal A of the one-shot circuit 80B may be short, and in this case, the duty of the output of the one-shot circuit 811 which receives the inverted signal (g) of the input of the one-shot circuit 806 is long. Become. Then, the one-shot circuit 811 is controlled by the OR gate 814.
By ORing the output of the one-shot circuit 80B,
The duty will change in the direction of increasing (h)
.
従って、このワンショット回路811と808の出力の
OR出力を利用してタイムスイッチ109との同期がと
れているか否かを検知することができ、OR出力をDS
L抽出回路(フリップフロップ)815に与えて、同期
していない時に生じるOR出力((h)の「H」)によ
りDSL抽出回路815を駆動しくj)、3ステートバ
ツフア810のゲートを開くようすれば、同期がとれて
いない時に当該回路を備えたTlトランクより抽出クロ
ックを送出するようにすることができる。尚、この場合
、当該回路を各Tl)ランクに持たせている場合は優先
順位を定め、その優先順位に従って抽出クロックを送出
するT1トランクを決定したり、各トランク別にリトリ
ガの時定数を変える等して用いるなどの対策を施してお
く必要がある。Therefore, it is possible to detect whether synchronization with the time switch 109 is achieved by using the OR output of the outputs of the one-shot circuits 811 and 808, and the OR output can be used as the DS.
It is applied to the L extraction circuit (flip-flop) 815 to drive the DSL extraction circuit 815 using the OR output (“H” in (h)) that occurs when there is no synchronization, and to open the gate of the 3-state buffer 810. Then, when synchronization is not achieved, the extracted clock can be sent from the Tl trunk equipped with the circuit. In this case, if the relevant circuit is assigned to each T1 rank, the priority order is determined, and the T1 trunk to which the extracted clock is sent is determined according to the priority order, or the retrigger time constant is changed for each trunk. It is necessary to take measures such as using
以上、詳述したように本装置は複数のT1トランクに各
々抽出したDSIクロックを送出する機能を持たせ、且
つ、タイムスイッチから出力されるフレームパルスと自
己の抽出したクロックとを比較して両者が同期しないこ
とを検出するとDSIクロックをタイムスイッチに送出
する構成とするものであり、タイムスイッチから出力さ
れるフレームパルスと自己の抽出したクロックとの位相
差を比較して当該位相差が時間的に変化するか否かを検
出し、その変化量がある一定時間を超えると周波数同期
外れと判定し、TlトランクからDSI抽出クロックを
タイムスイッチに送出するものである。As described in detail above, this device has the function of transmitting the DSI clock extracted from each of the multiple T1 trunks, and also compares the frame pulse output from the time switch with the clock extracted by itself, and compares both. It is configured to send the DSI clock to the time switch when it detects that the DSI clock is not synchronized, and compares the phase difference between the frame pulse output from the time switch and the clock extracted by itself, and determines whether the phase difference is temporal. If the amount of change exceeds a certain period of time, it is determined that the frequency is out of synchronization, and the DSI extraction clock is sent from the Tl trunk to the time switch.
従って、複数のTl)ランクのうち、クロックをタイム
スイッチに供給していたトランクがなんらかの障害によ
りクロック送出を停止しても他のランクがクロックの供
給を肩代わりしてタイムスイッチを同期させて動作継続
させることができることになる。Therefore, even if the trunk that was supplying the clock to the time switch among multiple Tl) ranks stops sending out the clock due to some failure, other ranks will take over the clock supply and synchronize the time switches to continue operation. This means that you will be able to do so.
尚、本発明は上記し、且つ、図面に示す実施例に限定す
ることなくその要旨を変更しない範囲内で適宜変形して
実施し得るものである。It should be noted that the present invention is not limited to the embodiments described above and shown in the drawings, and can be implemented with appropriate modifications within the scope of the gist thereof.
以上詳述したように本発明によれば、各Tl)ランク内
において、抽出クロック・がタイムスイッチから出され
るフレームパルスと同期しているか否かを検知し、同期
していない場合には自己の抽出クロックを送出すること
でタイムスイッチをTIに同期させ、複数のTlトラン
クがある場合に、クロックをタイムスイッチに供給して
いるトランクよりクロック送出が停止されても他のTl
トランクが自動的に肩代わりしてクロックを送出するの
で、動作を継続できるようになる信頼性の高い構内交換
機を提供することができる。As detailed above, according to the present invention, it is detected whether or not the extraction clock is synchronized with the frame pulse output from the time switch within each Tl) rank, and if it is not synchronized, the own By sending out the extracted clock, the time switch is synchronized with the TI, and when there are multiple Tl trunks, even if clock sending is stopped from the trunk that is supplying the clock to the time switch, other Tl
Since the trunk automatically takes over and sends out the clock, it is possible to provide a highly reliable private branch exchange that can continue to operate.
第1図は本発明装置の要部構成を示すブロック図、第2
図は本装置の全体的な構成を示すブロック図、第3図は
第1図回路の作用を説明すためのタイムチャート、第4
図は従来装置の構成を示すブロック図、第5図はDSl
フォーマットの例を示す図、第6図は交換機の構成を示
すブロック図、第7図はTlトランクの構成を示すブロ
ック図、第8図はPCMパルスフォーマットの例を示す
図、第9図はタイムスイッチの構成を示すブロック図で
ある。
109・・・タイムスイッチ、205・・・DSI抽出
クロック、407・・・フレームパルス、800・・・
Tlトランク、801・・・フリップフロップ、802
・・・XORゲート(排他的論理ゲート) 803,
804,807.812・・・抵抗、805.808.
813・・・コンデンサ、80fli、811・・・ワ
ンショット回路、809・・・インバータ、81O・・
・3ステートバツフア、814・・・ORゲート、81
B・・・D81抽出クロック。
出願人代理人 弁理士 鈴江武彦
第
図
第
図
第
図Fig. 1 is a block diagram showing the configuration of main parts of the device of the present invention;
The figure is a block diagram showing the overall configuration of this device, FIG. 3 is a time chart for explaining the operation of the circuit in FIG. 1, and FIG.
The figure is a block diagram showing the configuration of a conventional device, and Figure 5 is a DSL
Figure 6 is a block diagram showing the configuration of an exchange, Figure 7 is a block diagram showing the configuration of a Tl trunk, Figure 8 is a diagram showing an example of the PCM pulse format, Figure 9 is a time diagram showing an example of the format. FIG. 2 is a block diagram showing the configuration of a switch. 109...Time switch, 205...DSI extraction clock, 407...Frame pulse, 800...
Tl trunk, 801...Flip-flop, 802
...XOR gate (exclusive logic gate) 803,
804,807.812...Resistance, 805.808.
813...Capacitor, 80fli, 811...One-shot circuit, 809...Inverter, 81O...
・3-state buffer, 814...OR gate, 81
B...D81 extraction clock. Applicant's agent Patent attorney Takehiko Suzue
Claims (1)
該T1ディジタル回線に同期したクロックを抽出する複
数のトランクを備え、伝送信号を時分割多重処理する時
分割スイッチに、前記トランクの一つの抽出する前記T
1ディジタル回線の同期クロックを与えてこの同期クロ
ックによりフレーム同期させるべく動作させるようにし
た構内交換機において、 前記トランクには前記時分割スイッチに与えられる前記
同期クロックと該時分割スイッチより出力されるフレー
ム同期信号との周波数同期ずれ量を検出する検出手段と
、このずれ量が所定値に達すると自己の抽出同期クロッ
クを前記時分割スイッチに送出する手段とを具備してし
たことを特徴とする構内交換機。[Scope of Claims] A time division switch which interfaces with a T1 digital line and extracts a clock synchronized with the T1 digital line, and which processes a transmission signal by time division multiplexing, is provided with one of the trunks. The T to be extracted
In a private branch exchange which is provided with a synchronization clock for one digital line and is operated to perform frame synchronization using this synchronization clock, the trunk is provided with the synchronization clock given to the time division switch and the frame output from the time division switch. A premises characterized by comprising: a detection means for detecting an amount of frequency synchronization deviation with a synchronization signal, and a means for sending out its own extracted synchronization clock to the time division switch when the deviation amount reaches a predetermined value. switch.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP543089A JPH02185139A (en) | 1989-01-12 | 1989-01-12 | Private branch exchange |
GB8928870A GB2227626B (en) | 1988-12-22 | 1989-12-21 | Digital exchange and its control method |
CA002006452A CA2006452C (en) | 1988-12-22 | 1989-12-21 | Digital exchange and its control method |
US07/454,597 US5099474A (en) | 1988-12-22 | 1989-12-21 | Digital exchange and its control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP543089A JPH02185139A (en) | 1989-01-12 | 1989-01-12 | Private branch exchange |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02185139A true JPH02185139A (en) | 1990-07-19 |
Family
ID=11610972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP543089A Pending JPH02185139A (en) | 1988-12-22 | 1989-01-12 | Private branch exchange |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02185139A (en) |
-
1989
- 1989-01-12 JP JP543089A patent/JPH02185139A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1298420C (en) | Demultiplexer system | |
US6816818B2 (en) | Method, clock generator module and receiver module for synchronizing a receiver module | |
US6618455B1 (en) | Clock management method and transmission apparatus for synchronous network system | |
JPH077935B2 (en) | Time division demultiplexer | |
US20030012134A1 (en) | Terminal apparatus, device for detecting the mismatching of work/protection line bridging function in a synchronous communication network and the method | |
GB2220327A (en) | Telephone exchange synchronized with digital network | |
US4730302A (en) | Monitoring means for digital signal multiplex equipment | |
EP0589117B1 (en) | Adapter for the connection to a clear-channel telecommunication network | |
AU563502B2 (en) | Activation in a digital subscriber connection | |
JPH09261210A (en) | Synchronization clock distribution system for synchronization transmission system | |
US7061905B2 (en) | Method and apparatus for communicating signals | |
JPH02185139A (en) | Private branch exchange | |
JPS63253740A (en) | Monitor system for multiplex converter | |
US4858223A (en) | Security arrangement for a telecommunications exchange system | |
CA2006452C (en) | Digital exchange and its control method | |
JP2685464B2 (en) | Synchronization circuit device | |
KR100227614B1 (en) | Apparatus for matching telephone network in processing system of communication | |
JP2949310B2 (en) | Clock supply device and communication network system | |
US20020175721A1 (en) | Frame synchronism detection circuit | |
JPH0286391A (en) | Isdn local communication system | |
JP3010804B2 (en) | Dependent synchronization method | |
JPH04371096A (en) | Phase synchronizing detection system | |
JP2727778B2 (en) | High-speed line termination circuit | |
JP3385832B2 (en) | Contact information transmission interface | |
KR920002884B1 (en) | Apparatus for processing common channel signalling of t1 transmision system |