JPH02182014A - Semiconductor logic circuit - Google Patents

Abstract

PURPOSE:To constitute a gate logic stacked longitudinally while withstanding the dispersion in component by giving a complementary input signal to each gate of each drive transistor(TR). CONSTITUTION:The circuit employs an RS-FF circuit 1 as a master side and an RS-FF circuit 2 as a slave side, which are connected in two stages, and a fixed level VLD1 is given in common to a gate of a signal level adjustment TR 110 of the RS-FF circuit 1 and gates of signal level adjustment TRS 210, 211 of the RS-FF circuit 2. The gate width wider than that of the drive TR is used for each signal level adjustment TR, then the source level of the signal level adjustment TR is made stable.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体論理回路、特に、ショットキゲート’
Ｍ界効果トランジスタ（ＭＥＳＦＥＴ）を用いた半導体
論理回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor logic circuits, particularly Schottky gates.
The present invention relates to a semiconductor logic circuit using an M-field effect transistor (MESFET).

〔従来の技術〕[Conventional technology]

情報化社会の発展にともない、より高速の情報処理を行
う装置に対する需要が高まり、これを構成する半導体装
置にもより高速の動作が求められている。ＧａＡｓ　Ｉ
Ｃは、ＧａＡｓ自身の持つ高電子移動度、半絶縁性基板
などの特徴からこれらの分野での貢献が期待されている
。2. Description of the Related Art With the development of an information society, the demand for devices that process information at higher speeds has increased, and the semiconductor devices that make up these devices are also required to operate at higher speeds. GaAs I
C is expected to contribute to these fields due to the characteristics of GaAs itself, such as its high electron mobility and semi-insulating substrate.

第２図は、ＧａＡｓ１Ｃに多く用いられるＳＣＦ　Ｌ　
（Ｓｏｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＰＥＴ　Ｌｏｇｉｃ
）回路によるインバータ回路を示すものである。同図に
おいて、符号２１．２２は負荷素子、符号２３．２４は
駆動用トランジスタ、符号２５．２７はソースホロワト
ランジスタ、符号２６．２８はレベルシフト用素子、２
９．３０，３１は電流源、符号３２．３３は電源用端子
、符号３４．３５は入力端子、符号３６〜３９は出力端
子をそれぞれ示している。Figure 2 shows SCF L, which is often used for GaAs1C.
(Source Coupled PET Logic
) circuit. In the figure, numerals 21 and 22 are load elements, numerals 23 and 24 are drive transistors, numerals 25 and 27 are source follower transistors, numerals 26 and 28 are level shift elements, and 2
9.30 and 31 are current sources, 32.33 are power supply terminals, 34.35 are input terminals, and 36 to 39 are output terminals, respectively.

入力信号は、入力端子３４．３５に相補的に与えられ、
基本の出力信号は出力端子３６．３７から得ることがで
きる。The input signal is provided complementary to the input terminals 34 and 35,
The basic output signals are available at output terminals 36,37.

５ＣＦＬ回路では、一般にトランジスタにデイプリージ
ョン型が用いられており、次段の論理回路との整合性か
ら、出力信号の電位を駆動用トランジスタのドレイン端
子よりも低くする必要があり、そのためにソースホロワ
回路４０が常に付加されている。この回路ではソースホ
ロワトランジスタ２５．２７のゲート−ソース間電圧に
より、信号レベルのシフトが行われている。5CFL circuits generally use depletion type transistors, and for consistency with the next stage logic circuit, the potential of the output signal needs to be lower than the drain terminal of the driving transistor. Circuit 40 is always added. In this circuit, the signal level is shifted by the voltage between the gate and source of the source follower transistors 25 and 27.

第３図は、５ＣＦＬ回路のインバータを２段接続して構
成されたリセットセット−フリップフロップ回路（ＲＳ
−ＦＦ回路）を示すものである。Figure 3 shows a reset set-flip-flop circuit (RS
-FF circuit).

このＲ３−ＦＦ回路は、第２図のインバータに、トラン
ジスタ４１．４２．４３．４４が付加されたものであり
、トランジスタ４３．４４のゲートに接続する端子４５
．４６には相補的なりロックＣＳＣがそれぞれ印加され
る。第４図は、このＲ８−ＦＦ回路をシンボル表示した
ものであり、端子ＤＳＤ、Ｑ、Ｑ、ＣＳＣがそれぞれ第
３図の端子３４．３５．３６．３７．４５．４６に相当
する。このＲ３−ＦＦ回路は、クロックＣがハイレベル
のときに、端子３４．３５に与えられる相補的な入力信
号がそれぞれ駆動用トランジスタ２３．２４で反転され
、さらにソースホロワトランジスタ２５．２７でレベル
シフトされて駆動用トランジスタ４１．４２のゲートに
印加されている。この状態からクロックＣがローレベル
となると、トランジスタ４３がオフすると共に４４がオ
ンするため、駆動用トランジスタ４１．４２に印加され
ていた信号の反転信号がソースホロワトランジスタ２７
．２５の各ゲートに戻され、クロックＣがローレベルの
間この状態が保持される。This R3-FF circuit has transistors 41, 42, 43, and 44 added to the inverter shown in FIG.
．． A complementary lock CSC is applied to 46, respectively. FIG. 4 is a symbolic representation of this R8-FF circuit, and terminals DSD, Q, Q, and CSC correspond to terminals 34, 35, 36, 37, 45, and 46 in FIG. 3, respectively. In this R3-FF circuit, when the clock C is at a high level, complementary input signals applied to terminals 34 and 35 are inverted by drive transistors 23 and 24, and are further leveled by source follower transistors 25 and 27. The shifted signal is applied to the gates of driving transistors 41 and 42. When the clock C becomes low level from this state, the transistor 43 is turned off and the transistor 44 is turned on, so that the inverted signal of the signal applied to the driving transistors 41 and 42 is transferred to the source follower transistor 27.
．． 25 gates, and this state is maintained while the clock C is at a low level.

そして、第５図に示すように、上述のＲ５−ＦＦ回路５
１．５２を２段接続して、マスク・スレーブトグルフリ
ップフロップ（ＭＳ−ＴＦＦ）回路を構成したり、さら
に、第６図に示すようにＭＳ−ＴＦＦ回路６１，６２を
２段接続してリップルキャリカウンタを構成したりする
ことができる。Then, as shown in FIG. 5, the above-mentioned R5-FF circuit 5
1.52 in two stages to form a mask/slave toggle flip-flop (MS-TFF) circuit, or as shown in Figure 6, MS-TFF circuits 61 and 62 can be connected in two stages to create a ripple. A carry counter can be configured.

このような５ＣＦＬ回路は、電流切替型なので素子のバ
ラツキに強く、また、縦積みのゲート論理を構成するこ
とができるという利点をもっている。Since such a 5CFL circuit is a current switching type, it is resistant to variations in elements and has the advantage of being able to form a vertically stacked gate logic.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、５ＣＦＬ回路は上述したようにソースホロワ回
路を常に備えている必要があるので、この部分の電流の
ために消費電力が大きいという欠点を有していた。その
ため、大規模回路には特に不向きであった。However, as described above, the 5CFL circuit always needs to include a source follower circuit, so it has the drawback of high power consumption due to the current in this part. Therefore, it was particularly unsuitable for large-scale circuits.

本発明の課題は、このような問題点を解消することにあ
りる。An object of the present invention is to solve these problems.

〔課題を解決するための手段〕[Means to solve the problem]

上記課題を解決するために、本発明の半導体論理回路は
、ソースが共通に接続された一対の駆動用トランジスタ
と、負荷素子と信号レベル調整用電界効果トランジスタ
とが交互に複数個ずつ接続されその端部の負荷素子が前
記駆動用トランジスタのドレインに接続された一対の直
列回路であって互いに対になっている信号レベル調整用
電界効果Ｉ・ランジスタのゲートごとに異なる固定電位
が印加される直列回路と、前記駆動用トランジスタのソ
ースに接続された電流源とを備え、前記駆動用トランジ
スタがエンハンスメント型ショットキゲート電界効果ト
ランジスタであり、そのゲートを入力端子とし、前記直
列回路の各負荷素子の一端を出力端子とするものである
。In order to solve the above problems, the semiconductor logic circuit of the present invention has a pair of driving transistors whose sources are connected in common, a plurality of load elements and a plurality of field effect transistors for signal level adjustment are connected alternately. The load element at the end is a pair of series circuits connected to the drain of the driving transistor, and a series circuit in which a different fixed potential is applied to each gate of the field effect I transistor for signal level adjustment that is paired with each other. and a current source connected to the source of the driving transistor, the driving transistor being an enhancement type Schottky gate field effect transistor, the gate of which is an input terminal, and one end of each load element of the series circuit. is the output terminal.

〔作用〕[Effect]

各駆動用トランジスタのそれぞれのゲートに相補的な入
力信号を与えることによりいずれか一方の駆動用トラン
ジスタに選択的に電流が流れるために、直列回路の各段
の一対の負荷素子端にそれぞれ電圧レベルの異なる出力
信号が相補的に現れる。そして、入力信号を切り替える
ことにより、駆動用トランジスタを流れる電流が切り替
わり、各段の出力信号が反転する。駆動用トランジスタ
にはエンハンスメント型のＭＥＳＦＥＴが用いられてい
るので、最下段の負荷素子すなわち駆動用トランジスタ
に直接接続されている負荷素子端の出力信号レベルを入
力信号レベルに一致させることができる。また、最下段
の負荷素子よりも上に設けられている各負荷素子対から
は、対応する信号レベル調整用電界効果トランジスタの
ゲートに与えられる電圧に応じてたレベルの出力信号が
得られる。By applying complementary input signals to the respective gates of each driving transistor, a current selectively flows to one of the driving transistors, so that a voltage level is applied to the terminals of a pair of load elements in each stage of the series circuit. Different output signals appear complementary. By switching the input signal, the current flowing through the driving transistor is switched, and the output signal of each stage is inverted. Since an enhancement-type MESFET is used as the driving transistor, the output signal level at the end of the load element directly connected to the lowest stage load element, that is, the driving transistor, can be made to match the input signal level. Further, from each load element pair provided above the lowest stage load element, an output signal having a level corresponding to the voltage applied to the gate of the corresponding signal level adjustment field effect transistor is obtained.

〔実施例〕〔Example〕

′Ｘ４１図は、本発明の一実施例を示す回路図であり、
マスク・スレーブトグルフリップフロップ回路（ＭＳ−
ＴＦＦ回路）を構成するものである。'X41 is a circuit diagram showing an embodiment of the present invention,
Mask slave toggle flip-flop circuit (MS-
TFF circuit).

ＭＳ−ＴＦＦ回路は、それぞれＲ３−ＦＦ回路１．２で
構成されている。Each MS-TFF circuit is composed of R3-FF circuits 1.2.

Ｒ５−ＦＦ回路１は本発明の基本回路となるインバータ
を２段接続したものである。駆動用トランジスタ１０４
．１０５の各ソースは互いに接続されており、定電流源
を構成するトランジスタ１０］および負荷１１２を介し
て電圧ｖ３８の電源端子９に接続されている。電流源ト
ランジスタ１０１のゲートには電流制御用電圧ｖｃ８が
端子８から与えられている。駆動用トランジスタ１０４
．１０５の各ドレインには負荷素子１０９．１０８がそ
れぞれ接続され、負荷素子１０９．１０８の他端は信号
レベル調整用トランジスタ１１０のソースに接続されて
いる。トランジスタ１１０のゲートは固定電位■　　の
端子５に接続され、ドレＤＩ インは電圧ｖＤＤの電源端子３に接続されている。The R5-FF circuit 1 is a basic circuit of the present invention in which two stages of inverters are connected. Drive transistor 104
．． The sources of 105 are connected to each other, and are connected to the power supply terminal 9 of voltage v38 via a transistor 10 constituting a constant current source and a load 112. A current control voltage vc8 is applied from a terminal 8 to the gate of the current source transistor 101. Drive transistor 104
．． Load elements 109 and 108 are connected to each drain of 105, respectively, and the other ends of load elements 109 and 108 are connected to the source of signal level adjustment transistor 110. The gate of the transistor 110 is connected to the terminal 5 at a fixed potential 2, and the drain DI in is connected to the power supply terminal 3 at the voltage vDD.

駆動用トランジスタ１０４．１０５のゲートは、このＲ
３−ＦＦ回路１の入力端子であり、後段Ｒ９−ＦＦ回路
２の最下段の出力端子Ｑ３、Ｑ３に接続されている。そ
して、このインバータに、負荷素子１０８．１０９を共
通に利用した駆動用トランジスタ１０６．１０７からな
る後段インバータが付加され、二つのインバータには端
子６．７に与えられる互いに相補的なりロック信号Ｃ，
Ｃでオンオフする駆動用トランジスタ１０２．１０３が
それぞれ直列に接続されている。さらに、駆動用トラン
ジスタ１０６．１０７の各ドレインがそれぞれ相手側の
トランジスタ１０７．１０６のゲートにフィードバック
されて後段のインバータが情報保持用の回路となってい
る。The gates of the driving transistors 104 and 105 are connected to this R
It is an input terminal of the 3-FF circuit 1, and is connected to the output terminals Q3, Q3 of the lowermost stage of the subsequent stage R9-FF circuit 2. A post-inverter consisting of drive transistors 106 and 107 that commonly utilizes load elements 108 and 109 is added to this inverter, and the two inverters receive mutually complementary lock signals C,
Driving transistors 102 and 103, which are turned on and off by C, are connected in series. Furthermore, each drain of the driving transistors 106 and 107 is fed back to the gate of the opposite transistor 107 and 106, so that the inverter at the subsequent stage serves as an information holding circuit.

この回路図から判るように、前段のインバータの出力が
ソースホロワ回路を介することなく後段の情報保持用の
インバータに与えられている。このようにソースホロワ
回路が不要なのは、駆動用トランジスタ１０２〜１０７
にエンハンスメント型のＭＥＳＦＥＴが用いられている
ためであり、各インバータの人出力レベルが一致してい
るからである。ただし、上段の駆動用トランジスタ１０
４〜１０７における入出力信号レベルと下段の駆動用ト
ランジスタ１０２．１０３における入出力信号（クロッ
クＣ５Ｃ）レベルとは、一致していない。As can be seen from this circuit diagram, the output of the inverter at the front stage is given to the inverter at the rear stage for holding information without passing through the source follower circuit. In this way, the source follower circuit is unnecessary because the driving transistors 102 to 107
This is because enhancement type MESFETs are used in the inverters, and the output levels of each inverter are the same. However, the upper drive transistor 10
The input/output signal level at the transistors 4 to 107 and the input/output signal (clock C5C) level at the lower driving transistors 102 and 103 do not match.

このＲ５−ＦＦ回路は、クロックＣがハイレベルのとき
に駆動用トランジスタ１０４．１０５にそれぞれ相補的
な信号が与えられると、その情報が前段インバータに取
り込まれ、クロックＣがローレベル、すなわちクロック
Ｃがハイレベルになったときに、その情報が後段の情報
保持用のインバータに保持される。In this R5-FF circuit, when complementary signals are given to the drive transistors 104 and 105 when the clock C is at a high level, that information is taken into the previous stage inverter, and when the clock C is at a low level, that is, the clock C When this becomes a high level, that information is held in the information holding inverter in the subsequent stage.

Ｒ５−ＦＦ回路２は、後段の情報保持用のインバータの
構成かＲ３−ＦＦ回路１のそれとは異なる。すなわち、
駆動用トランジスタ２０６のドレインには、負荷索子２
０８．２〕２．２１６および信号レベル調整用トランジ
スタ２１０．２１４からなる直列回路か接続されており
、駆動用トランジスタ２０７のドレインには、負荷素子
２０９．２１３．２１７および信号レベル調整用トラン
ジスタ２１１．２１５からなる直列回路が接続されてい
る。そして、２つの直列回路は対になっており、信号レ
ベル調整用トランジスタ２１０．２１１のゲートには共
通に固定電位Ｖ　　の端ＤＩ 子５が、また、信号レベル調整用トランジスタ２１４．
２１５のゲートには共通に固定電位Ｖ　　の端子４が接
続されている。負荷素子Ｄ２ ２１６．２１７の一端には第１出力信号Ｑ１、Ｑｌを得
る出力端子１０．１１が接続されており、負荷素子２１
２．２１３の一端には第２出力信号Ｑ２、Ｑ２を得る出
力端子１２．１３が接続されており、負荷素子２０８．
２０９の一端には基本出力信号である第３出力信号Ｑ３
、Ｑ３を得る出力端子１４．１５が接続されている。The R5-FF circuit 2 differs from that of the R3-FF circuit 1 in the configuration of an inverter for holding information at the subsequent stage. That is,
A load cord 2 is connected to the drain of the driving transistor 206.
08.2] A series circuit consisting of a signal level adjusting transistor 210, 216 and a signal level adjusting transistor 210, 214 is connected to the drain of the driving transistor 207, and a load element 209, 213, 217 and a signal level adjusting transistor 211. A series circuit consisting of 215 is connected. The two series circuits form a pair, and the gates of the signal level adjustment transistors 210 and 211 have a terminal DI terminal 5 having a fixed potential V in common, and the signal level adjustment transistors 214.
A terminal 4 having a fixed potential V 2 is commonly connected to the gates of the terminals 215 and 215 . An output terminal 10.11 for obtaining the first output signals Q1 and Ql is connected to one end of the load element D2 216.217, and the load element 21
An output terminal 12.13 for obtaining second output signals Q2, Q2 is connected to one end of the load element 208.213.
209 has a third output signal Q3 which is a basic output signal.
, Q3 are connected to the output terminals 14.15.

このＲ５−ＦＦ回路２もＲ５−ＦＦ回路１と同様に、ク
ロックＣバーがハイレベルのときに駆動用トランジスタ
２０４．２０５にそれぞれ相捕的な信号が与えられると
、その情報が前段インバータに取り込まれ、クロックＣ
バーがローレベル、すなわちクロックＣがハイレベルに
なったときに、その情報が後段の情報保持用のインバー
タに保持される。また、駆動用トランジスタ２０２〜２
０７にエンハンスメント型のＭＥＳＦＥＴが用いられて
いるため、各インバータの入出力レベルが一致している
。ただし、後段の情報保持用のインバータは３段階の出
力レベルを有しており、その中の基本出力信号であるＱ
３、Ｑ３出力信号が入ツノ信号と一致している。Similar to the R5-FF circuit 1, this R5-FF circuit 2 also receives complementary signals to the drive transistors 204 and 205 when the clock C bar is at a high level, and that information is taken into the previous stage inverter. Clock C
When the bar becomes low level, that is, the clock C becomes high level, the information is held in the information holding inverter in the subsequent stage. Further, the driving transistors 202 to 2
Since an enhancement type MESFET is used in 07, the input and output levels of each inverter are the same. However, the inverter for information retention in the latter stage has three levels of output levels, and the basic output signal is Q.
3. The Q3 output signal matches the input horn signal.

本実施例のＭＳ−ＴＦＦ回路は、Ｒ３−ＦＦ回路１をマ
スク側とし、Ｒ３−ＦＦ回路２をスレーブ側として２段
接続したものである。Ｒ３−ＦＦ回路１の信号レベル調
整用トランジスタ１１０のゲートと、Ｒ３−ＦＦ回路２
の信号レベル調整用トランジスタ２１０．２１１ゲート
には、それぞれ固定電位Ｖ　　が共通に与えられている
ので、ＤＩ Ｒ８−ＦＦ回路１の出力信号レベルとＲ３−ＦＦ回路２
の入力信号が一致している。マスク側のＲ３−ＦＦ回路
１の駆動用トランジスタ１０６．１０７に現れる信号が
スレーブ側のＲ３−ＦＦ回路２の駆動用トランジスタ２
０４，２０５のゲートに供給され、スレーブ側のＲ５−
ＦＦ回路２の第３出力がマスク側Ｒ５−ＦＦ回路１にフ
ィードバックされている。そして、Ｒ８−ＦＦ回路２か
らは、第３出力信号Ｑ３、Ｑ３以外に、レベルの異なる
第２出力信号Ｑ２、Ｑ２、第１出力信号Ｑ１、Ｑｌを取
り出すことができる。The MS-TFF circuit of this embodiment is connected in two stages, with the R3-FF circuit 1 on the mask side and the R3-FF circuit 2 on the slave side. The gate of the signal level adjustment transistor 110 of the R3-FF circuit 1 and the R3-FF circuit 2
Since a fixed potential V is commonly applied to the gates of the signal level adjustment transistors 210 and 211, the output signal level of the DI R8-FF circuit 1 and the R3-FF circuit 2 are
input signals match. The signal appearing in the driving transistors 106 and 107 of the R3-FF circuit 1 on the mask side is transmitted to the driving transistor 2 of the R3-FF circuit 2 on the slave side.
04, 205, and R5- on the slave side.
The third output of the FF circuit 2 is fed back to the mask side R5-FF circuit 1. In addition to the third output signals Q3 and Q3, second output signals Q2 and Q2 and first output signals Q1 and Ql having different levels can be taken out from the R8-FF circuit 2.

なお、各信号レベル調整用トランジスタに、そのゲート
幅が駆動用トランジスタのゲート幅よりも広いものを用
いることにより、信号レベル調整用トランジスタのソー
ス電位を安定させることができる。Note that by using each signal level adjusting transistor whose gate width is wider than the gate width of the driving transistor, the source potential of the signal level adjusting transistor can be stabilized.

また、上記実施例では、駆動用トランジスタのソースに
接続される直列回路を、３つの負荷素子と２つの信号レ
ベル調整用トランジスタで構成したが、電源電圧ｖＤＤ
に余裕がある限り、これらの構成要素の数を増やすこと
により、さらに多くのレベルの出力信号を取り出すこと
ができる。In addition, in the above embodiment, the series circuit connected to the source of the driving transistor is composed of three load elements and two signal level adjustment transistors, but the power supply voltage vDD
By increasing the number of these components, even more levels of output signals can be extracted as long as there is a margin.

また、上記実施例は、一対の駆動用トランジスタと、そ
のドレインに直列に接続される負荷素子と信号レベル調
整用トランジスタからなる直列回路と、駆動用トランジ
スタのソースに接続される定電流源トランジスタとで構
成される回路を基本論理回路とする本発明の回路を、Ｍ
Ｓ−ＴＦＦ回路のスレーブ側Ｒ３−ＦＦ回路の情報保持
用インバータに用いたものであるが、本発明は、その他
の論理回路にも有効であり、ＭＳ−ＴＦＦ回路に限定さ
れるものではない。Further, the above embodiment includes a series circuit consisting of a pair of driving transistors, a load element and a signal level adjustment transistor connected in series to the drains thereof, and a constant current source transistor connected to the source of the driving transistor. The circuit of the present invention whose basic logic circuit is a circuit constituted by M
Although the present invention is used for the information holding inverter of the slave side R3-FF circuit of the S-TFF circuit, the present invention is also effective for other logic circuits and is not limited to the MS-TFF circuit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明の半導体論理回路によれば
、従来の５ＣＦＬ回路のように電流切替により駆動させ
るので、素子のバラツキに強く、縦積みのゲート論理が
可能であり、しかも、従来の５ＣＦＬ回路では必ず必要
であったレベルシフト用のソースホロワが不要であるの
で消費電力が小さく、能動素子の数も少ない。したがっ
て、本発明の回路を用いれば、集積回路の規模をさらに
大きくすることが容易となる。As explained above, according to the semiconductor logic circuit of the present invention, since it is driven by current switching like the conventional 5CFL circuit, it is resistant to variations in elements and allows vertically stacked gate logic. Since there is no need for a source follower for level shifting, which is always necessary in the 5CFL circuit, power consumption is low and the number of active elements is small. Therefore, by using the circuit of the present invention, it becomes easy to further increase the scale of the integrated circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例であるＲ８−ＦＦ回路を示
す回路図、第２図は、従来の５ＣＦＬ回路によるインバ
ータを示す回路図、第３図は、従来の５ＣＦＬ回路によ
るＲ５−ＦＦ回路を示す回路図、第４図は、第３図のＲ
５−ＦＦ回路をシンボル表示した図、第５図は、第４図
のＲ３−ＦＦ回路を２段接続したＭＳ−ＴＦＦ回路を示
す論理回路図、第６図は、第５図のＭＳ−Ｔ　Ｆ　Ｆ回
路回路を２段接続したりップルキャリカウンタを示す論
理回路図である。 １．２・・・Ｒ５−ＦＦ回路、１０１，２０１・・・定
電流源トランジスタ、１０２〜１０７，２０２〜２０７
・・・エンハンスメント型ＦＥＴによる駆動用トランジ
スタ、１１０，２１０，２１１，２１４゜２１５・・・
信号レベル調整用トランジスタ、１０８゜１０９．２０
８，２０９，２１２，２１３゜２１６．２１７・・・負
荷素子。 特許出願人　　住友電気工業株式会社FIG. 1 is a circuit diagram showing an R8-FF circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing an inverter using a conventional 5CFL circuit, and FIG. 3 is a circuit diagram showing an R8-FF circuit using a conventional 5CFL circuit. The circuit diagram showing the FF circuit, Figure 4, is the R of Figure 3.
5 is a logic circuit diagram showing an MS-TFF circuit in which two stages of the R3-FF circuits shown in FIG. 4 are connected, and FIG. It is a logic circuit diagram showing a pull-carry counter in which two stages of FF circuits are connected. 1.2...R5-FF circuit, 101, 201... Constant current source transistor, 102-107, 202-207
...Drive transistor using enhancement type FET, 110, 210, 211, 214° 215...
Transistor for signal level adjustment, 108°109.20
8,209,212,213°216.217...Load element. Patent applicant: Sumitomo Electric Industries, Ltd.

Claims (1)

【特許請求の範囲】 １、ソースが共通に接続された一対の駆動用トランジス
タと、負荷素子と信号レベル調整用電界効果トランジス
タとが交互に複数個ずつ接続されその端部の負荷素子が
前記駆動用トランジスタのドレインに接続された一対の
直列回路であって互いに対になっている信号レベル調整
用電界効果トランジスタのゲートごとに異なる固定電位
が印加される直列回路と、前記駆動用トランジスタのソ
ースに接続された電流源とを備え、前記駆動用トランジ
スタがエンハンスメント型ショットキゲート電界効果ト
ランジスタであり、そのゲートを入力端子とし、前記直
列回路の各負荷素子の一端を出力端子とする半導体論理
回路。 ２、信号レベル調整用電界効果トランジスタのゲート幅
が、駆動用トランジスタのゲート幅より広い請求項１記
載の半導体論理回路。[Claims] 1. A pair of driving transistors whose sources are connected in common, a load element, and a plurality of field effect transistors for signal level adjustment are alternately connected, and the load element at the end is connected to the drive transistor. a pair of series circuits connected to the drains of the drive transistors, in which a different fixed potential is applied to each gate of the signal level adjustment field effect transistors that are paired with each other, and a series circuit connected to the source of the drive transistor; and a current source connected thereto, wherein the driving transistor is an enhancement type Schottky gate field effect transistor, the gate of which is an input terminal, and one end of each load element of the series circuit is an output terminal. 2. The semiconductor logic circuit according to claim 1, wherein the gate width of the signal level adjusting field effect transistor is wider than the gate width of the driving transistor.