JPH02178870A - Bus arbitration control system - Google Patents
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- JPH02178870A JPH02178870A JP33525188A JP33525188A JPH02178870A JP H02178870 A JPH02178870 A JP H02178870A JP 33525188 A JP33525188 A JP 33525188A JP 33525188 A JP33525188 A JP 33525188A JP H02178870 A JPH02178870 A JP H02178870A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
バス上に複数のバス・マスタが存在するアービトレーシ
ョン回路のバス・アービトレーション制御方式に関し、
バスアイドル時間を短くするとともに、マスタの優先順
位の決定をできるだけバスサイクルの終り近くで行わせ
ることにより、優先順位の高いマスタから動作させるこ
とができるようにすることを目自勺とし、
複数のバス・マスタが接続されるシステムのアービトレ
ーション制御回路に、バス要求信号を入力する優先順位
設定手段と、該優先順位設定手段の出力を入力して許可
信号を出力するフリップフロップと、入力したビジィ信
号に時間遅れを与えてから前記フリップフロップのリセ
ット端子へ出力する遅延手段とを備え、バスサイクル終
了シーケンスに移行する機会を示すデータ応答信号を入
力して、その時点における最優先のマスタへ許可信号を
出力し、優先順位の高いマスタから動作させることにし
たものである。[Detailed Description of the Invention] [Summary] Regarding a bus arbitration control method for an arbitration circuit in which a plurality of bus masters exist on a bus, the bus idle time is shortened and the priority order of the masters is determined as quickly as possible in the bus cycle. By performing this near the end, the bus request signal is input to the arbitration control circuit of a system in which multiple bus masters are connected, with the aim of allowing the master with a higher priority to operate first. a flip-flop which inputs the output of the priority setting means and outputs a permission signal; and a delay means which applies a time delay to the input busy signal and then outputs it to the reset terminal of the flip-flop. A data response signal indicating an opportunity to proceed to the bus cycle end sequence is input, and a permission signal is output to the master with the highest priority at that time, so that the master with the highest priority is operated first.
（産業上の利用分野 ）
本発明は、バス上に複数のバス・マスタが存在するアー
ビトレーション回路のバス・アービトレーション制御方
式に関する。(Industrial Application Field) The present invention relates to a bus arbitration control method for an arbitration circuit in which a plurality of bus masters exist on a bus.
（従来の技術 ）
従来のアービトレーション回路では、第５図に示すよう
に、バス１にｎ＋１個のバス・マスタ２、・・・、２と
、アービトレーション制御回路３と、記憶装置４と、入
出力装置５とからなり、各バス・マスタ２．・・・、２
はアービトレーション制御用の信号として、バス要求（
０〜ｎ）信号（以下ＢＲＯ〜ｎ信号と略す）およびビジ
ィ（ＢＵＳＹ）信号をアービトレーション制御回路３側
へ出力し、逆にアービトレーション制御回路３側から許
可（０〜ｎ）信号（以下ＢＧＯ〜ｎ信号と略す）を入力
し、また、データ処理用として、記憶装置４側あるいは
入出力装置５側へアドレス信号、コントロール信号等の
制御用信号Ｃを出力し、データＤを互いに入出力し、記
憶装置４側あるいは入出力装置５側からデータ応答信号
ＤＲを入力している。(Prior Art) In a conventional arbitration circuit, as shown in FIG. 5, a bus 1 has n+1 bus masters 2,..., 2, an arbitration control circuit 3, a storage device 4, and device 5, each bus master 2. ..., 2
is a bus request (
0~n) signals (hereinafter abbreviated as BRO~n signals) and busy (BUSY) signals are output to the arbitration control circuit 3 side, and conversely, a permission (0~n) signal (hereinafter referred to as BGO~n signals) is output from the arbitration control circuit 3 side. Also, for data processing, control signals C such as address signals and control signals are output to the storage device 4 side or the input/output device 5 side, and data D is input and output to each other, A data response signal DR is input from the device 4 side or the input/output device 5 side.
アービトレーション制御回路３は、第６図に示すように
、各ＢＲＯ〜ｎ信号を入力するＢＲ入力信号線６とＢＧ
出力信号線７との間に優先順位設定回路８と２つのＦＦ
（ソリツブフロップ）９ａ、９ｂを、ＢＲ入力信号線６
側からＢＧ出力信号線７側へ順に直列に接続し、各ＦＦ
９ａ。As shown in FIG. 6, the arbitration control circuit 3 has a BR input signal line 6 and a BG
A priority setting circuit 8 and two FFs are connected to the output signal line 7.
(Solid flop) 9a, 9b, BR input signal line 6
Connect in series from the BG output signal line 7 side to the BG output signal line 7 side, and connect each FF
9a.
９ｂのＲ入力端にはＢＵＳＹ入力信号線１０を接続し、
ＦＦ９ａのＣＫ入力端にはセットアツプ保障手段１１の
出力側を接続し、ＦＦ９ｂのＣＫ入力端にはセットリン
グ保障手段１２の出力側を接続し、セットアツプ保障手
段１１の出力側をセットリング保障手段１２の入力端に
接続し、さらにセットアツプ保障手段１１の入力側には
ＢＲ入力信号線６の各々から信号を入力するＮＯＲ回路
１３と、ＮＯＲ回路１３の出力とＢＵＳＹ入力信号を入
力するＮＡＮＤ回路１４とを設けて、ＮＡＮＤ回路１４
の出力側をセットアツプ保障手段１１の入力端に接続し
て形成している。Connect the BUSY input signal line 10 to the R input end of 9b,
The output side of the set-up guarantee means 11 is connected to the CK input terminal of the FF 9a, the output side of the settling guarantee means 12 is connected to the CK input terminal of the FF 9b, and the output side of the set-up guarantee means 11 is connected to the set-up guarantee means 11. A NOR circuit 13 connected to the input end of the means 12 and further connected to the input side of the setup guarantee means 11 receives signals from each of the BR input signal lines 6, and a NAND circuit that receives the output of the NOR circuit 13 and the BUSY input signal. A NAND circuit 14 is provided with a circuit 14.
The output side of the set-up guarantee means 11 is connected to the input end of the set-up guarantee means 11.
優先順位設定回路８は、ＢＲ入力信号線６のうちＢＲＯ
信号入力信号線６ａをフリップフロップ９ａのＤ入力端
の−っに接続し、その他のＢＲＩ信号〜ＢＲｎ信号を伝
送するＢＲｉ （ｉ＝１〜ｎ）信号入力信号線６ｂ、６
ｃ、ａｄ、 ・・・は、フリップフロップ９ａのＤ入力
端に、出力側を接続するＮＡＮＤゲート１５ａ、１５ｂ
、１５ｃ。The priority setting circuit 8 selects the BRO input signal line 6 from the BR input signal line 6.
BRi (i=1 to n) signal input signal lines 6b and 6 connect the signal input signal line 6a to -- of the D input terminal of the flip-flop 9a, and transmit other BRI signals to BRn signals.
c, ad, . . . are NAND gates 15a, 15b whose output sides are connected to the D input terminal of the flip-flop 9a.
, 15c.
・・・を介して接続している。このＮＡＮＤゲート１５
ａ、１５ｂ、１５ｃ、−−−は、例えば、ＮＡＮＤゲー
ト１５ａの入力端の一つにＢＲＩ信号入力信号線６ｂを
接続し、他の入力端にＮＯＴ回路１６ａを介したＢＲＯ
信号入力信号線６ａの分岐線を接続し、ＮＡＮＤゲート
１５ｂの入力端の一つにＢＲ２信号入力信号線６ｃを接
続し、他の入力端にはＮＯＴ回路１６ｂを介したＢＲＩ
信号入力信号線６ｂの分岐線と、ＮＯＴ回路１６ａの出
力側の分岐線をそれぞれ接続し、ＮＡＮＤゲート１５ｃ
の入力端の一つにＢＲ３信号入力信号線６ｄを接続し、
他の入力端にはＮＯＴ回路１６ｃを介したＢＲ２信号入
力信号線６Ｃの分岐線と、ＮＯＴ回路１６ａの出力側の
分岐線およびＮＯＴ回路１６ｂの出力側の分岐線をそれ
ぞれ接続し、・・・以後のすべてのＮＡＮＤゲート１５
ｘ（ｘ＝ｄ〜ｎ）に対して入力端の一つにはＢＲ（ｉ＋
１）信号入力信号線６ｙ（ｙ＝ｅ−ｏ）を接続し、その
他の入力端にはすべてのＮＯＴ回路１６ｘ（ｘ＝ａ〜ｎ
）の出力側の分岐線をそれぞれ接続している。It is connected via... This NAND gate 15
a, 15b, 15c, ---, for example, connect the BRI signal input signal line 6b to one of the input terminals of the NAND gate 15a, and connect the BRO signal line 6b to the other input terminal via the NOT circuit 16a.
The branch line of the signal input signal line 6a is connected, the BR2 signal input signal line 6c is connected to one of the input terminals of the NAND gate 15b, and the other input terminal is connected to the BRI via the NOT circuit 16b.
A branch line of the signal input signal line 6b and a branch line on the output side of the NOT circuit 16a are connected respectively, and a NAND gate 15c is connected.
Connect the BR3 signal input signal line 6d to one of the input terminals of
A branch line of the BR2 signal input signal line 6C via the NOT circuit 16c, a branch line on the output side of the NOT circuit 16a, and a branch line on the output side of the NOT circuit 16b are connected to the other input terminal, respectively. All subsequent NAND gates 15
One of the input terminals for x (x=d~n) has BR(i+
1) Connect the signal input signal line 6y (y=e-o), and connect all the NOT circuits 16x (x=a to n) to the other input terminals.
) are connected to the output side branch lines.
このアービトレーション回路は、バスの優先順位の決定
がＢＵＳＹ信号がＨ（ハイ）になった後か、またはＬ（
ロー）になった後に行われる。This arbitration circuit determines the priority of the bus after the BUSY signal becomes H (high) or after the BUSY signal becomes H (high).
(low).
ＢＵＳＹ信号がＨになった後にバスの優先順位が決定さ
れる場合は、第７図に示すように、バス・マスタ２（の
マスタ０）の動作が終了して次のバス・マスタ２（のマ
スタ１）の動作が開始されるまでのバスアイドル時間Ｔ
は、ＢＵＳＹ信号がＨになってからバス・マスタ２（の
マスタ１）への許可１信号（ＢＧＩ）が出されるまでの
優先順位決定時間ｔ１と、ＢＧＩが出されてからＢＵＳ
Ｙ信号がＬになりバス・マスタ２（のマスタ１）が動作
を開始するまでのマスタ切替時間ｔ２との和になる。If the priority of the bus is determined after the BUSY signal becomes H, as shown in Figure 7, the operation of bus master 2 (master 0) is completed and the next bus master 2 (master 0) is started. Bus idle time T until master 1) starts operating
is the priority determination time t1 from when the BUSY signal becomes H until the permission 1 signal (BGI) is issued to bus master 2 (master 1), and from when BGI is issued to the BUS
This is the sum of the master switching time t2 until the Y signal becomes L and bus master 2 (master 1) starts operating.
ＢＵＳＹ信号かＬになった後にバスの優先順位が決定さ
れる場合は、第８図に示すように、ＢＵＳＹ信号かＬに
なってからバス・マスタ２（のマスタｎ）への許可ｎ信
号（ＢＧｎ）が出されるまでの優先順位決定時間ｔ１が
ハス１の使用中になり、バスアイドル時間Ｔがバス・マ
スタ２（のマスタＯ）からバス・マスタ２（のマスタｎ
）へ切り変わるマスタの準備時間ｔ３たけになって、Ｂ
ＵＳＹ信号がＨになった後にバスの優先順位が決定され
る場合よりも、バスの使用効率が高くなる。If the priority of the bus is determined after the BUSY signal goes low, as shown in FIG. The priority determination time t1 until bus master 2 (BGn) is issued is when bus 1 is in use, and the bus idle time T is from bus master 2 (master O) to bus master 2 (master n
), when the master preparation time t3 has passed, B
The bus usage efficiency is higher than when the bus priority is determined after the USY signal becomes H.
上記従来のアービトレーション回路では、第７図に示す
ようなりＵＳＹ信号がＨになった後にバスの優先順位が
決定される場合は、バス・マスタ２の切替に、優先順位
決定時間とマスタ切替時間が加算された時間となって、
多くの時間が必要となり、動作効率が悪くなる。また、
第８図に示すようなりＵＳＹ信号がＬになった後にバス
の優先順位が決定される場合は、マスタの準備時間ｔ３
だけで、優先順位決定時間ｔ１に影響されなくなり、比
較的に動作効率が良くなるが、非同期データ転送におい
ては、記憶装置４のアクセスが比較的短時間に行われる
とはいえ、入出力装置５のアクセス時間は割合に長時間
を要し、従って例えば第３図のように、マスタＯが動作
中にマスタ１のバス要求（ＢＲＩ）信号を出しても、既
にマスタｎのバス要求（ＢＲｎ）信号が出されていた後
では、マスタ１のバス要求（ＢＲＩ）信号はマスタｎの
バス要求（ＢＲｎ）信号よりも優先順位が高いにもかか
わらず、保留となり、マスタｎの動作が終了するまで待
たなければならないために、動作速度の遅い装置の影響
を受けて動作効率を上げられない、という問題点があっ
た。In the conventional arbitration circuit described above, when the bus priority is determined after the USY signal becomes H as shown in FIG. 7, the priority determination time and master switching time are The added time becomes
This requires a lot of time and reduces operating efficiency. Also,
If the priority of the bus is determined after the USY signal becomes L as shown in FIG. 8, the master preparation time t3
However, in asynchronous data transfer, although the storage device 4 is accessed in a relatively short time, the input/output device 5 is not affected by the priority determination time t1. Therefore, as shown in FIG. 3, for example, even if master O issues a bus request (BRI) signal from master 1 while it is operating, the bus request (BRI) signal from master N has already been received. After the signal has been issued, the bus request (BRI) signal of master 1 is held pending until the operation of master n is completed, even though it has a higher priority than the bus request (BRn) signal of master n. Since the system has to wait, there is a problem in that it is not possible to improve the operating efficiency due to the influence of devices with slow operating speeds.
本発明は、上記問題点に鑑みて成されたものてあり、そ
の解決を目的として設定される技術的課題は、バスアイ
ドル時間を短くするとともに、マスタの優先順位の決定
をできるたけバスサイクルの終り近くで行わせることに
より、優先順位の高い装置から動作させることかできる
ようにした、バス・アービトレーション制御方式を提供
することにある。The present invention has been made in view of the above-mentioned problems, and the technical problem set to solve the problem is to shorten the bus idle time and to determine the priority of the master as much as possible in the bus cycle. An object of the present invention is to provide a bus arbitration control method that allows devices with a higher priority to operate first by causing the bus arbitration to occur near the end.
本発明は、上記課題を解決するための具体的な手段とし
て、バス・アービトレーション制御方式を構成するにあ
たり、第１図に示すように、複数のバス・マスタが接続
されるシステムのアービトレーション制御回路２０に、
バス要求信号を入力する優先順位設定手段２１と、該優
先順位設定手段２′１の出力を入力して許可信号を出力
するフリップフロップ２２と、入力したビジィ信号に時
間遅れを与えてから前記フリップフロップ２２のリセッ
ト端子へ出力する遅延手段２４とを備え、バスサイクル
終了シーケンスに移行する機会を示すデータ応答信号を
前記フリップフロップ２２に入力して、その時点におけ
る最優先のマスタへ許可信号を出力し、優先順位の高い
マスタから動作させることにしたものである。As a specific means for solving the above problems, the present invention provides an arbitration control circuit 20 for a system in which a plurality of bus masters are connected, as shown in FIG. To,
A priority setting means 21 inputs a bus request signal, a flip-flop 22 inputs the output of the priority setting means 2'1 and outputs a permission signal, and a flip-flop 22 inputs the output of the priority setting means 2'1 and outputs a permission signal. The flip-flop 22 is provided with a delay means 24 for outputting to the reset terminal of the flip-flop 22, and inputs a data response signal indicating an opportunity to proceed to the bus cycle end sequence to the flip-flop 22, and outputs a permission signal to the highest priority master at that time. However, it was decided that the master with the highest priority would be operated first.
本発明は上記構成により、常に、優先順位の決定が、バ
スサイクルの終了直前に要求を出している装置の中で最
優先のマスタが選択されるため、バスアイドル時間が装
置の切替時間のみとなって短くなり、しかも、動作速度
が高く使用頻度の多い装置から動作させることができて
、動作効率を高めることがてきるようになる。With the above configuration, the present invention always determines the priority order by selecting the master with the highest priority among the devices issuing the request immediately before the end of the bus cycle, so that the bus idle time is limited to the switching time of the devices. Moreover, since the operating speed is high and frequently used devices can be operated, the operating efficiency can be improved.
以下、本発明の実施例として、アービトレーション制御
回路の遅延手段を遅延時間の設定に必要な個数のＮＯＴ
回路を直列に接続した回路構成にした場合について、図
示説明する。Hereinafter, as an embodiment of the present invention, the delay means of the arbitration control circuit will be set to the number of NOT units necessary for setting the delay time.
A circuit configuration in which circuits are connected in series will be illustrated and explained.
第２図に示すように、アービトレーション制御回路３０
には、バス要求信号を入力する優先順位設定回路３１と
、この優先順位設定回路３１の出力を入力して許可信号
を出力するソリツブフロップ回路３２と、入力したデー
タ応答信号にセットアツプ保障あるいはセットリング保
障する時間遅れを与えてからフリップフロップ回路３２
のクロック端子へ出力する保障回路３３と、入力したビ
ジィ（ＢＵＳＹ）信号にバスサイクルに必要な時間遅れ
を与えてからソリツブフロップ回路３２のリセット端子
へ出力する遅延手段としてのパルス発生回路３４とを備
える。As shown in FIG. 2, arbitration control circuit 30
includes a priority setting circuit 31 that inputs a bus request signal, a solid flop circuit 32 that inputs the output of this priority setting circuit 31 and outputs a permission signal, and a set-up guarantee or set-up circuit that inputs the input data response signal. After giving a time delay to ensure settling, the flip-flop circuit 32
a guarantee circuit 33 that outputs to the clock terminal of the solid flop circuit 32; and a pulse generation circuit 34 as a delay means that gives the input busy signal a time delay necessary for the bus cycle and then outputs it to the reset terminal of the solid flop circuit 32. Equipped with
優先順位設定回路３１は、ＢＲ入力信号線３５のうちＢ
ＲＯ信号入力信号線３５ａをソリツブフロップ回路３２
のＤ入力端の一つに接続し、その他のＢＲＩ信号〜Ｂ
Ｒｎ信号を伝送するＢＲｉ（ｉ＝１〜ｎ）信号入力信号
線３５ｂ。The priority setting circuit 31 selects B of the BR input signal lines 35.
The RO signal input signal line 35a is connected to the solid flop circuit 32.
Connect to one of the D input terminals of the BRI signal ~B
BRi (i=1 to n) signal input signal line 35b that transmits the Rn signal.
３５ｃ、３５ｄ、 ・−は、ＮＡＮＤゲート３６ａ。35c, 35d, . . . are NAND gates 36a.
３６ｂ、３６ｃ、・・・の入力端の一つに接続させる。36b, 36c, . . .
ＮＡＮＤゲート３６ａ、３６ｂ、３６ｃ、 ・・・は出
力側をソリツブフロップ回路３２のＤ入力端の一つにそ
れぞれ接続する。ＮＡＮＤゲート３６ａ、３６ｂ、３６
ｃ、・・・の他の入力端は、例えば、ＮＡＮＤゲート３
６ａでは、その入力端の一つにＢＲＩ信号入力信号線３
５ｂを接続するとともに、他の入力端にＮＯＴ回路３７
ａを介したＢＲＯ信号入力信号線３５ａの分岐線を接続
し、ＮＡＮＤゲート３６ｂでは、その入力端の一つにＢ
Ｒ２信号入力信号線３５ｃを接続するとともに、他の入
力端にはＮＯＴ回路３７ｂを介したＢＲＩ信号入力信号
線３５ｂの分岐線と、ＮＯＴ回路３７ａの出力側の分岐
線をそれぞれ接続し、ＮＡＮＤゲート３６ｃでは、その
入力端の一つにＢＲ３信号入力信号線３５ｄを接続する
とともに、他の入力端にはＮＯＴ回路３７ｃを介したＢ
Ｒ２信号入力信号線３５ｃの分岐線と、ＮＯＴ回路３７
ａの出力側の分岐線およびＮＯＴ回路３７ｂの出力側の
分岐線をそれぞれ接続し、・・・と、以後のすべてのＮ
ＡＮＤゲート３６ｘ （ｘｄ〜ｎ）に対しても、その入
力端の一つにはＢＲ（ｉ＋１）信号入力信号線３５ｙ
（ｙ＝ｅ〜０）を接続し、その他の入力端にはすべての
ＮＯＴ回路３７ｘ （ｘ＝ａ〜ｎ）の出力側の分岐線を
それぞれ接続する。The output sides of the NAND gates 36a, 36b, 36c, . NAND gates 36a, 36b, 36
The other input terminals of c, . . . are, for example, NAND gates 3
6a, the BRI signal input signal line 3 is connected to one of its input terminals.
5b and connect the NOT circuit 37 to the other input terminal.
A branch line of the BRO signal input signal line 35a is connected through the NAND gate 36b, and one of the input terminals of the NAND gate 36b is
While connecting the R2 signal input signal line 35c, the branch line of the BRI signal input signal line 35b via the NOT circuit 37b and the branch line on the output side of the NOT circuit 37a are respectively connected to the other input terminal, and a NAND gate is connected. 36c, one of its input terminals is connected to the BR3 signal input signal line 35d, and the other input terminal is connected to the BR3 signal input signal line 35d via the NOT circuit 37c.
Branch line of R2 signal input signal line 35c and NOT circuit 37
Connect the branch line on the output side of a and the branch line on the output side of NOT circuit 37b, and so on, and all subsequent N
The AND gate 36x (xd~n) also has a BR(i+1) signal input signal line 35y at one of its input terminals.
(y=e~0) are connected, and the output side branch lines of all NOT circuits 37x (x=a~n) are connected to the other input terminals, respectively.
フリップフロップ回路♀２は、２つのＦＦ（フリップフ
ロップ）３２ａ、３２ｂを設けて、ＦＦ３２ａの各Ｑ出
力端とＦＦ３２ｂのＤ入力端の対応する位置の入力端子
とをそれぞれ接続するとともに、ＦＦ３２ｂの各Ｑ出力
端には、ＦＦ３２ａの各り入力端の位置に対応させてＢ
Ｇ出力信号線３８の各ＢＧｉ （ｉ＝ｏ〜ｎ）信号出力
信号線３８ａ、３８ｂ、３５ｃ、３５ｄ、・・・をそれ
ぞれ接続する。The flip-flop circuit ♀2 includes two FFs (flip-flops) 32a and 32b, and connects each Q output terminal of the FF 32a and the input terminal at the corresponding position of the D input terminal of the FF 32b, and The Q output terminal corresponds to the position of each input terminal of the FF32a, and
The respective BGi (i=on to n) signal output signal lines 38a, 38b, 35c, 35d, . . . of the G output signal line 38 are connected, respectively.
保障回路３３は、保障に必要な遅延時間を与えるために
必要個数のＮ０７回路を直列に接続して形成した、セッ
トアツプ保障回路３３ａとセットリング保障回路３３ｂ
を設ける。セットアツプ保障回路３３ａは、その入力端
にデータ応答信号線３９を接続するとともに、出力側を
ＦＦ３２ａのクロック（ＣＫ）入力端に接続する。セッ
トリング保障回路３３ｂは、その入力端にセットアツプ
保障回路３３ａの出力側を接続するとともに、出力側を
ＦＦ３２ｂのクロック（ＣＫ）入力端に接続する。The guarantee circuit 33 includes a set-up guarantee circuit 33a and a settling guarantee circuit 33b, which are formed by connecting a necessary number of N07 circuits in series to provide the delay time necessary for guarantee.
will be established. The set-up guarantee circuit 33a has its input terminal connected to the data response signal line 39, and its output side connected to the clock (CK) input terminal of the FF 32a. The settling guarantee circuit 33b has its input terminal connected to the output side of the setup guarantee circuit 33a, and its output side connected to the clock (CK) input terminal of the FF 32b.
パルス発生回路３４は、ＢＵＳＹ信号を入力するＮＯＴ
回路３４ａと、このＮＯＴ回路３４ａの出力を直接に入
力するとともに、遅延回路３４ｂを介して入力するＮＡ
ＮＤ回路３４ｃと、必要な遅延時間を与えるために必要
個数のＮ０７回路を直列に接続して形成した遅延回路３
４ｂと、遅延回路３４ｂの出力を反転させて、ビジィ信
号の立下り時にクリアパルス作成するＮＯＴ回路３４ｄ
を設ける。ＮＯＴ回路３４ａは、その入力端にＢＵＳＹ
信号線４０を接続し、出力側をＮＡＮＤ回路３４ｃの一
つの入力端へ直接に接続するとともに、分岐して遅延回
路３４ｂの入力端に接続する。遅延回路３４ｂの出力側
はＮＡＮＤ回路３４ｃの他の入力端へ接続する。ＮＡＮ
Ｄ回路３４ｃの出力側はＦＦ３２ａのリセット（Ｒ）入
力端とＦＦ３２ｂのリセット（Ｒ）入力端にそれぞれ接
続する。The pulse generation circuit 34 has a NOT input to which the BUSY signal is input.
A circuit 34a and an NA to which the output of this NOT circuit 34a is directly input and also input via a delay circuit 34b.
A delay circuit 3 formed by connecting an ND circuit 34c and the necessary number of N07 circuits in series to provide the necessary delay time.
4b, and a NOT circuit 34d that inverts the output of the delay circuit 34b and creates a clear pulse at the falling edge of the busy signal.
will be established. The NOT circuit 34a has a BUSY signal at its input terminal.
The signal line 40 is connected, and the output side is directly connected to one input terminal of the NAND circuit 34c, and is branched and connected to the input terminal of the delay circuit 34b. The output side of the delay circuit 34b is connected to the other input terminal of the NAND circuit 34c. NAN
The output side of the D circuit 34c is connected to the reset (R) input terminal of the FF 32a and the reset (R) input terminal of the FF 32b, respectively.
このようなアービトレーション制御回路３０を用いたア
ービトレーション回路４１では、第３図に示すように、
バス４２にｎ＋１個のバス・マスタ２．・・・、２と、
アービトレーション制御回路３０と、記憶装置４と、入
出力装置５とからなる。各バス・マスタ２．・・・、２
はアービトレーション制御用の信号として、バス要求（
ＢＲＯ〜ＢＲｎ）信号およびＢＵＳＹ信号をアービトレ
ーション制御回路３０側へ出力し、逆にアービトレーシ
ョン制御回路３０側から許可（ＢＧＯ〜ＢＧｎ）信号を
入力する。また、各バス・マスタ２、・・・、２はデー
タ処理用として、記憶装置４側あるいは入出力装置５側
ヘアドレス信号、コントロール信号等の制御用信号Ｃを
出力し、データＤを互いに入出力し、記憶装置４側ある
いは入出力装置５側からデータ応答信号ＤＲを入力する
。さらに、アービトレーション制御回路３０は、記憶装
置４側あるいは入出力装置５側から出力されるデータ応
答信号ＤＲを入力する。In the arbitration circuit 41 using such an arbitration control circuit 30, as shown in FIG.
Bus 42 has n+1 bus masters 2. ..., 2, and
It consists of an arbitration control circuit 30, a storage device 4, and an input/output device 5. Each bus master 2. ..., 2
is a bus request (
BRO to BRn) signals and BUSY signals are output to the arbitration control circuit 30 side, and conversely, permission (BGO to BGn) signals are input from the arbitration control circuit 30 side. Each bus master 2, ..., 2 outputs control signals C such as address signals and control signals to the storage device 4 side or input/output device 5 side for data processing, and inputs data D to each other. A data response signal DR is input from the storage device 4 side or the input/output device 5 side. Further, the arbitration control circuit 30 receives a data response signal DR output from the storage device 4 side or the input/output device 5 side.
このように構成した実施例では、第４図に示すように、
バス・マスタ（マスタＯ）２がアドレス信号、コントロ
ール信号、またはデータを入出力している時に、記憶装
置４側あるいは入出力装置５側からデータ応答信号ＤＲ
が出力されると、アービトレーション制御回路３０では
、このデータ応答信号ＤＲを入力した時点においてバス
要求ＢＲ（１〜ｎ）信号を出しているバス・マスタ（マ
スタ１〜ｎ）２の中から、最優先のバス・マスタ２（図
中ではマスタ１）を選択し許可信号を出力する。ＢＵＳ
Ｙ信号がオフになってからマスタ切替（マスタの準備）
を行い、切替終了後に選択されたバス・マスタ２（図中
ではマスタ１）を動作させる。In the embodiment configured in this way, as shown in FIG.
When the bus master (master O) 2 is inputting and outputting address signals, control signals, or data, a data response signal DR is sent from the storage device 4 side or the input/output device 5 side.
is output, the arbitration control circuit 30 selects the bus master (masters 1 to n) 2 that is issuing the bus request BR (1 to n) signals at the time of inputting this data response signal DR. The priority bus master 2 (master 1 in the figure) is selected and a permission signal is output. BUS
Switch to master after Y signal turns off (master preparation)
After the switching is completed, the selected bus master 2 (master 1 in the figure) is operated.
これにより実施例では、バスサイクルの終了間際に優先
順位の決定が行われ、しかも優先順位決定時間とバス・
マスタの切替に必要な準備時間とが重なることなく経過
して、バスアイドル時間をマスタ切替時間だけにするこ
とができ、短時間に抑えることができるとともに、優先
順位の決定がバスサイクルの終了時に行われて、バス終
了時の最も優先順位の高いバス・マスタ２が次のバスサ
イクルを使用することができて、動作効率を向上させる
ことができる。As a result, in the embodiment, the priority is determined just before the end of the bus cycle, and the priority determination time and bus
The preparation time required for master switching elapses without overlapping, making it possible to reduce the bus idle time to just the master switching time, keeping it short, and determining priorities at the end of the bus cycle. If this is done, the bus master 2 with the highest priority at the time of bus termination can use the next bus cycle, improving operational efficiency.
（発明の効果 ）
以上のように本発明では、データ応答信号と遅延手段２
４により出力されたビジィ信号とを入力したフリップフ
ロップ２２からの出力により、ビジィ信号とデータ応答
信号とのタイミングを調整させたバス・マスタの準備を
させることができ、バスアイドル時間をマスタ切替時間
だけにして短時間に抑えることができるとともに、優先
順位の決定をバスサイクルの終了時に行わせて、バス終
了時の最も優先順位の高いバス・マスタに、次のバスサ
イクルを使用させることができ、動作効率を向上させる
ことができる。(Effects of the Invention) As described above, in the present invention, the data response signal and the delay means 2
The bus master can be prepared by adjusting the timing of the busy signal and the data response signal by the output from the flip-flop 22 which receives the busy signal outputted by 4, and the bus idle time is changed to the master switching time. In addition, priority determination can be made at the end of a bus cycle, allowing the bus master with the highest priority at the end of the bus to use the next bus cycle. , operational efficiency can be improved.
第１図は、本発明によるアービトレーション制御回路を
示す構成図、
第２図は、実施例のアービトレーション制御回路を示す
構成図、
第３図は、本発明によるアービトレーション回路を示す
構成図、
第４図は、本発明によるアービトレーション回路図にお
けるタイムチャート、
第５図は、従来のアービトレーション回路を示す構成図
、
第６図は、従来のアービトレーション制御回路を示す構
成図、
第７図は、従来のアービトレーション回路における１３
ＵｓＹ信号がＨの後にバス優先順位を決める場合のタイ
ムチャート、
第８図は、従来のアービトレーション回路におけるＢＵ
ＳＹ信号がＬの後にバス優先順位を決める場合のタイム
チャート。
２０・・・アービトレーション制御回路２１・・・優先
順位設定手段
２２・・・フリップフロップ（ＦＦ）
２３・・・保障手段
２４・・・遅延手段
ＢＲＯ，ＢＲＩ〜ＢＲｎ・・・バス要求信号ＢＧＯ９Ｂ
Ｇ１〜ＢＧｎ・・・許可信号ＢＵＳＹ・・・ビジィ信号
ＤＲ・・・データ応答信号
２特許出願人 富士通株式会社1 is a block diagram showing an arbitration control circuit according to the present invention; FIG. 2 is a block diagram showing an arbitration control circuit according to an embodiment; FIG. 3 is a block diagram showing an arbitration circuit according to the present invention; is a time chart in the arbitration circuit diagram according to the present invention; FIG. 5 is a block diagram showing a conventional arbitration circuit; FIG. 6 is a block diagram showing a conventional arbitration control circuit; FIG. 7 is a block diagram showing a conventional arbitration circuit. 13 in
Figure 8 is a time chart when deciding the bus priority after the UsY signal becomes H.
A time chart when determining the bus priority order after the SY signal becomes L. 20... Arbitration control circuit 21... Priority setting means 22... Flip-flop (FF) 23... Guarantee means 24... Delay means BRO, BRI to BRn... Bus request signal BGO9B
G1 to BGn...Permission signal BUSY...Busy signal DR...Data response signal 2 Patent applicant Fujitsu Limited
Claims (1)
ーション制御回路（２０）に、 バス要求信号を入力する優先順位設定手段 （２１）と、 該優先順位設定手段（２１）の出力を入力して許可信号
を出力するフリップフロップ（２２）と、 入力したビジィ信号に時間遅れを与えてから前記フリッ
プフロップ（２２）のリセット端子へ出力する遅延手段
（２４）とを備え、 バスサイクル終了シーケンスに移行する機会を示すデー
タ応答信号を前記フリップフロップ（２２）に入力して
、その時点における最優先のマスタへ許可信号を出力し
、優先順位の高いマスタから動作させることにしたこと
を特徴とするバス・アービトレーション制御方式。[Claims] Priority setting means (21) for inputting a bus request signal to an arbitration control circuit (20) of a system to which a plurality of bus masters are connected; and an output of the priority setting means (21). a flip-flop (22) that inputs a signal and outputs a permission signal; and a delay means (24) that delays the input busy signal and outputs it to the reset terminal of the flip-flop (22). A data response signal indicating an opportunity to move to the end sequence is input to the flip-flop (22), and a permission signal is output to the master with the highest priority at that time, indicating that the master with the highest priority is to be operated first. Characteristic bus arbitration control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33525188A JPH02178870A (en) | 1988-12-29 | 1988-12-29 | Bus arbitration control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33525188A JPH02178870A (en) | 1988-12-29 | 1988-12-29 | Bus arbitration control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178870A true JPH02178870A (en) | 1990-07-11 |
Family
ID=18286431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33525188A Pending JPH02178870A (en) | 1988-12-29 | 1988-12-29 | Bus arbitration control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178870A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009543268A (en) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | Dual port SRAM memory using single port memory cells |
-
1988
- 1988-12-29 JP JP33525188A patent/JPH02178870A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009543268A (en) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | Dual port SRAM memory using single port memory cells |
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