JPH02171984A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02171984A JPH02171984A JP63325814A JP32581488A JPH02171984A JP H02171984 A JPH02171984 A JP H02171984A JP 63325814 A JP63325814 A JP 63325814A JP 32581488 A JP32581488 A JP 32581488A JP H02171984 A JPH02171984 A JP H02171984A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 6
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- 238000000034 method Methods 0.000 description 2
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- 238000010168 coupling process Methods 0.000 description 1
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- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、さらにはそれに含まれる情報
の不正アクセス防止や端末装置を介するシステムに対す
る不正アクセスを防止するための技術に関し１例えばＩ
Ｃカードに適用して有効な技術に関するものである。
の不正アクセス防止や端末装置を介するシステムに対す
る不正アクセスを防止するための技術に関し１例えばＩ
Ｃカードに適用して有効な技術に関するものである。
規格化されたプラスチックカードの中にメモリやプロセ
ッサなどを内蔵したＩＣカードは、応用分野が広く、ま
たホストコンピュータの負荷をも緩和させることができ
る。このようなＩＣカードには個人情報が含まれ、また
、ホストシステムをアクセスするための道具ともされる
。したがって。
ッサなどを内蔵したＩＣカードは、応用分野が広く、ま
たホストコンピュータの負荷をも緩和させることができ
る。このようなＩＣカードには個人情報が含まれ、また
、ホストシステムをアクセスするための道具ともされる
。したがって。
ＩＣカードに含まれる情報やホストシステムの不正アク
セスを防止するには、ＩＣカード内にＩＤコードのよう
な暗証を予め設定しておき、端末装置などを介して入力
される暗証と内部に蓄えられている暗証が一致する場合
にのみＩＣカード内部やホストシステムをアクセス可能
に制御することが必要になる。このようなセキュリティ
のための手段としては、ＩＣカードに含まれているプロ
セッサのソフトウェアで対処することができる。例えば
、そのプロセッサのためのオペレーティングシズテムに
、ＩＣカード使用者の正当性を暗証に基づいて判別する
ようなセキュリティタスクを含め、不当である場合には
プロセッサの処理が先に進まないようにしておく。
セスを防止するには、ＩＣカード内にＩＤコードのよう
な暗証を予め設定しておき、端末装置などを介して入力
される暗証と内部に蓄えられている暗証が一致する場合
にのみＩＣカード内部やホストシステムをアクセス可能
に制御することが必要になる。このようなセキュリティ
のための手段としては、ＩＣカードに含まれているプロ
セッサのソフトウェアで対処することができる。例えば
、そのプロセッサのためのオペレーティングシズテムに
、ＩＣカード使用者の正当性を暗証に基づいて判別する
ようなセキュリティタスクを含め、不当である場合には
プロセッサの処理が先に進まないようにしておく。
尚、ＩＣカードにつして記載された文献の例としては昭
和６２年９月２９日に日刊工業新聞社発行のｒｃＭＯｓ
デバイスハンドブックＪ Ｐ６５６〜Ｐ６６５がある。
和６２年９月２９日に日刊工業新聞社発行のｒｃＭＯｓ
デバイスハンドブックＪ Ｐ６５６〜Ｐ６６５がある。
〔発明が解決しようとする課題）
ところで、ＩＣカードのセキュリティに対する方策は現
在のところ最良の手段が確定されておらず、上記したソ
フトウェア処理などが試行されているに留まっている。
在のところ最良の手段が確定されておらず、上記したソ
フトウェア処理などが試行されているに留まっている。
しかしながら、ソフトウェア的な処理では、ＩＣカード
に含まれるプロセッサを起動しなければならないため、
ソフトウェアそれ自体或いは外的要因などによってデー
タ破壊やセキュリティ異常などの事態を生ずる虞れは皆
無とはいい難い。
に含まれるプロセッサを起動しなければならないため、
ソフトウェアそれ自体或いは外的要因などによってデー
タ破壊やセキュリティ異常などの事態を生ずる虞れは皆
無とはいい難い。
本発明の目的は、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成することができる半導体
集積回路を提供することにある。
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成することができる半導体
集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、全体もしくは一部の回路ブロックを動作可能
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するものである。
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するものである。
上記した手段によれば、暗証の正当性を判定する回路と
上記制御論理が、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成するものである。
上記制御論理が、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成するものである。
第１図には本発明の一実施例であるＩＣカードのブロッ
ク図が示される。
ク図が示される。
第１図に示されるＩＣカードは、特に制限されないが、
規格化されたプラスチックカード１の中に、中央処理装
置２、データＲＡＭ （ランダム・アクセス・メモリ）
３、データＲＯＭ （リード・オンリ・メモリ）４．プ
ログラムＲＯＭ５、入出力回路６、及びセキュリティ回
路７を内蔵して成る。上記入出力回路６は、外部端子群
８と中央処理装置２との間のゲートとして機能する。外
部端子群８は、図示しない端末装置から電源を受ける電
源端子やデータの入出力端子、さらにはリセット端子の
ような制御端子を有する。
規格化されたプラスチックカード１の中に、中央処理装
置２、データＲＡＭ （ランダム・アクセス・メモリ）
３、データＲＯＭ （リード・オンリ・メモリ）４．プ
ログラムＲＯＭ５、入出力回路６、及びセキュリティ回
路７を内蔵して成る。上記入出力回路６は、外部端子群
８と中央処理装置２との間のゲートとして機能する。外
部端子群８は、図示しない端末装置から電源を受ける電
源端子やデータの入出力端子、さらにはリセット端子の
ような制御端子を有する。
セキュリティ回路７は、予め設定された暗証コードを保
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合。
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合。
即ちＩＣカードの使用者が正当であると判断した場合に
は、イネーブル・コントロール信号ＥＣにて上記入出力
回路６を入出力動作可能に制御する。
は、イネーブル・コントロール信号ＥＣにて上記入出力
回路６を入出力動作可能に制御する。
これにより、ＩＣカードを利用して図示しないホストシ
ステムをアクセスすることが可能になる。
ステムをアクセスすることが可能になる。
第２図には本発明の他の実施例であるＩＣカードのブロ
ック図が示される。
ック図が示される。
第２図に示されるＩＣカードは、特に制限されないが、
規格化されたプラスチックカード１の中に、中央処理装
置２、データＩｌｊ Ａ Ｍ （ランダム・アクセス・
メモリ）３、データＲＯＭ （リード・オンリ・メモリ
）４、プログラムＲＯＭ５、及びセキュリティ回路７を
内蔵して成る。外部端子群８は、図示しない端末装置か
ら電源を受ける電源端子やデータの入出力端子、さらに
はリセット端子のような制御端子を有し、中央処理装置
２やセキュリティ回路７とインタフェースされる。
規格化されたプラスチックカード１の中に、中央処理装
置２、データＩｌｊ Ａ Ｍ （ランダム・アクセス・
メモリ）３、データＲＯＭ （リード・オンリ・メモリ
）４、プログラムＲＯＭ５、及びセキュリティ回路７を
内蔵して成る。外部端子群８は、図示しない端末装置か
ら電源を受ける電源端子やデータの入出力端子、さらに
はリセット端子のような制御端子を有し、中央処理装置
２やセキュリティ回路７とインタフェースされる。
セキュリティ回路７は、予め設定された暗証コードを保
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合、即ちＩＣカードの使用
者が正当であると判断した場合には、イネーブル・コン
トロール信号ＥＣにて中央処理装置１２を動作プログラ
ムに従って正常動作可能に制御する。これにより、ＩＣ
カードを利用して図示しないホストシステムをアクセス
することが可能になる。
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合、即ちＩＣカードの使用
者が正当であると判断した場合には、イネーブル・コン
トロール信号ＥＣにて中央処理装置１２を動作プログラ
ムに従って正常動作可能に制御する。これにより、ＩＣ
カードを利用して図示しないホストシステムをアクセス
することが可能になる。
第３図には上記イネーブル・コントロール信号ＥＣを受
けて中央処理装置２の動作を制御する回路構成の一例が
示される。第３図に示される回路は、例えば中央処理装
置２の動作モードを決定するようなコントロールレジス
タのデータラッチ部もしくはデータ転送経路に配置され
るような適宜のＣＭＯＳインバータに対する構成であり
、電源端子ＶｄｄとＶｓｓとの間に、ＣＭＯＳインバー
タ構成用のｐチャンネル型ＭＯ３ＦＧＥＴＱＩ及びｎチ
ャンネル型ＭＯ３ＦＥＴＱ２と、ｎチャンネル型カット
オフＭＯ５ＦＥＴＱ３を直列接続して成る。上記ＭＯ８
ＦＥＴＱＩ、Ｑ２のゲート電極は正規の信号配線に結合
され、カットオフＭＯ８ＦＥＴＱ３のゲート電極には上
記イネーブル・コントロール信号ＥＣが与えられる。第
３図に示されるようなＣＭＯＳインバータを図示しない
コントロールレジスタやその他中央処理装置２の制御動
作に影響を与える適宜位置に配置しておくと。
けて中央処理装置２の動作を制御する回路構成の一例が
示される。第３図に示される回路は、例えば中央処理装
置２の動作モードを決定するようなコントロールレジス
タのデータラッチ部もしくはデータ転送経路に配置され
るような適宜のＣＭＯＳインバータに対する構成であり
、電源端子ＶｄｄとＶｓｓとの間に、ＣＭＯＳインバー
タ構成用のｐチャンネル型ＭＯ３ＦＧＥＴＱＩ及びｎチ
ャンネル型ＭＯ３ＦＥＴＱ２と、ｎチャンネル型カット
オフＭＯ５ＦＥＴＱ３を直列接続して成る。上記ＭＯ８
ＦＥＴＱＩ、Ｑ２のゲート電極は正規の信号配線に結合
され、カットオフＭＯ８ＦＥＴＱ３のゲート電極には上
記イネーブル・コントロール信号ＥＣが与えられる。第
３図に示されるようなＣＭＯＳインバータを図示しない
コントロールレジスタやその他中央処理装置２の制御動
作に影響を与える適宜位置に配置しておくと。
イネーブル・コントロール信号ＥＣがローレベルである
場合には内部論理動作がランダムに変更もしくは固定さ
れ、正常な論理動作を行うことができない。したがって
、セキュリティ回路７に予め設定された暗証コードと、
図示しない端末装置から供給される暗証とが不一致であ
る場合にイネーブル・コントロール信号ＥＣをローレベ
ルに制御すると、第３図に示されるＣＭＯＳインバータ
は動作を行うことができなくなり、これにより、ＩＣカ
ードによるホストシステムの不正アクセスの防止が可能
になる。
場合には内部論理動作がランダムに変更もしくは固定さ
れ、正常な論理動作を行うことができない。したがって
、セキュリティ回路７に予め設定された暗証コードと、
図示しない端末装置から供給される暗証とが不一致であ
る場合にイネーブル・コントロール信号ＥＣをローレベ
ルに制御すると、第３図に示されるＣＭＯＳインバータ
は動作を行うことができなくなり、これにより、ＩＣカ
ードによるホストシステムの不正アクセスの防止が可能
になる。
第４図には上記セキュリティ回路７の一例が示される。
第４図に示されるセキュリティ回路７は、特に制限され
ないが、外部端子群８を介してＥＰＲＯＭライタのよう
な図示しない書き込み装置から与えられる情報に従って
ｉビットの暗証Ｄ工〜Ｄｉを電気的に書き込み、書き込
まれたｉビットの暗証Ｄ１〜Ｄｉを、外部端子群８を介
して図示しない端末装置から与えられるｉビットの暗証
Ｉ２〜ｆｉとビット対応で比較判定する１個のプログラ
ム判定回路ＬＧ□〜ＬＧｉが設けられている。尚。
ないが、外部端子群８を介してＥＰＲＯＭライタのよう
な図示しない書き込み装置から与えられる情報に従って
ｉビットの暗証Ｄ工〜Ｄｉを電気的に書き込み、書き込
まれたｉビットの暗証Ｄ１〜Ｄｉを、外部端子群８を介
して図示しない端末装置から与えられるｉビットの暗証
Ｉ２〜ｆｉとビット対応で比較判定する１個のプログラ
ム判定回路ＬＧ□〜ＬＧｉが設けられている。尚。
外部端子群８において暗証Ｄ０〜Ｄｉと暗証Ｉよ〜Ｉｉ
が供給される外部端子は共通化しておくことができる。
が供給される外部端子は共通化しておくことができる。
プログラム判定回路ＬＧ□は、特に制限されないが、不
揮発性記憶素子としてのＦＡ（フローティング・ゲート
・アバランシェ・インジェクシゴン）ＭＯ８Ｑ４と、ｐ
チャンネル型負荷ＭＯ８ＦＥＴＱ５を１対の電源端子Ｖ
ｄｄ、Ｖｓｓに直列接続して備える。ＦＡＭＯ８Ｑ４に
対して書き込み／読み出し制御を行うアクセス制御回路
Ｒ／Ｗ□が設けられ、このアクセス制御回路Ｒ／Ｗ、に
は。
揮発性記憶素子としてのＦＡ（フローティング・ゲート
・アバランシェ・インジェクシゴン）ＭＯ８Ｑ４と、ｐ
チャンネル型負荷ＭＯ８ＦＥＴＱ５を１対の電源端子Ｖ
ｄｄ、Ｖｓｓに直列接続して備える。ＦＡＭＯ８Ｑ４に
対して書き込み／読み出し制御を行うアクセス制御回路
Ｒ／Ｗ□が設けられ、このアクセス制御回路Ｒ／Ｗ、に
は。
書き込み動作を指示するためのライトイネーブル信号Ｗ
Ｅ、昇圧回路ＨＶ工で形成された書き込み電圧ＶＰ Ｐ
、及び入力バッファＩＢ１の出力が与えられる。尚、Ｆ
ＡＭＯ８Ｑ４に対する書き込み動作において、ライトイ
ネーブル信号ＷＥは図示しない書き込み装置からアサー
トされ、ＦＡＭＯ３Ｑ４に対する読み出し動作ではライ
トイネーブル信号ＷＥは図示しない端末装置から電源電
圧レベルが与えられてネゲートされる。
Ｅ、昇圧回路ＨＶ工で形成された書き込み電圧ＶＰ Ｐ
、及び入力バッファＩＢ１の出力が与えられる。尚、Ｆ
ＡＭＯ８Ｑ４に対する書き込み動作において、ライトイ
ネーブル信号ＷＥは図示しない書き込み装置からアサー
トされ、ＦＡＭＯ３Ｑ４に対する読み出し動作ではライ
トイネーブル信号ＷＥは図示しない端末装置から電源電
圧レベルが与えられてネゲートされる。
上記ライトイネーブル信号ＷＥがアサートされると、ア
クセス制御回路Ｒ／ Ｗ ｘは暗証ビットＤ１のレベル
に応じてＦＡＭＯ８Ｑ４を書き込み制御する。例えば暗
証ビットＤ□がハイレベルのときにはＦＡＭＯ８Ｑ４は
書き込み状態とされ、そのしきい値電圧は電源電圧Ｖｄ
ｄよりも高くされる。
クセス制御回路Ｒ／ Ｗ ｘは暗証ビットＤ１のレベル
に応じてＦＡＭＯ８Ｑ４を書き込み制御する。例えば暗
証ビットＤ□がハイレベルのときにはＦＡＭＯ８Ｑ４は
書き込み状態とされ、そのしきい値電圧は電源電圧Ｖｄ
ｄよりも高くされる。
暗証ビットＤ工がローレベルのときにはＦＡＭＯ５Ｑ４
は消去状態とされ、そのしきい値電圧は電源電圧Ｖｄｄ
よりも低くされる。一方、上記ライトイネーブル信号Ｗ
Ｅがネゲート状態にされているときは、アクセス制御回
路Ｒ／Ｗ１を介してＦＡＭＯＳＱ４のゲート電極には電
源電圧Ｖｄｄが供給される。従ってＦＡＭＯＳＱ４が書
き込み状態にれでいるときにはＦＡＭＯ８Ｑ４と負荷Ｍ
Ｏ５ＦＥＴＱ５の結合ノードに入力端子が接続されたイ
ンバータＢＤ工はローレベルを出力する。ＦＡＭＯ９Ｑ
４が消去状態にれでいるときには上記インバータＢＤ工
の出力はハイレベルにされる。
は消去状態とされ、そのしきい値電圧は電源電圧Ｖｄｄ
よりも低くされる。一方、上記ライトイネーブル信号Ｗ
Ｅがネゲート状態にされているときは、アクセス制御回
路Ｒ／Ｗ１を介してＦＡＭＯＳＱ４のゲート電極には電
源電圧Ｖｄｄが供給される。従ってＦＡＭＯＳＱ４が書
き込み状態にれでいるときにはＦＡＭＯ８Ｑ４と負荷Ｍ
Ｏ５ＦＥＴＱ５の結合ノードに入力端子が接続されたイ
ンバータＢＤ工はローレベルを出力する。ＦＡＭＯ９Ｑ
４が消去状態にれでいるときには上記インバータＢＤ工
の出力はハイレベルにされる。
このようにしてプログラムされた暗証ビットＤ□と１図
示しない端末装置を介して外部端子群８から供給される
暗証ビットＩ工とを比較するため、暗証ビットＩえを保
持するラッチ回路ＩＬよと、このラッチ回路ＩＬ、から
出力されるデータをレベル反転させるインバータＢｌ□
と、このインバータＢ１１の出力と上記インバータＢＤ
１の出力とを比較する排他的論理和ゲートＥＯＲ１とを
備える。
示しない端末装置を介して外部端子群８から供給される
暗証ビットＩ工とを比較するため、暗証ビットＩえを保
持するラッチ回路ＩＬよと、このラッチ回路ＩＬ、から
出力されるデータをレベル反転させるインバータＢｌ□
と、このインバータＢ１１の出力と上記インバータＢＤ
１の出力とを比較する排他的論理和ゲートＥＯＲ１とを
備える。
排他的論理和ゲートＥＯＲ１の出力は、暗証ビットＤ工
と暗証ビットエ、が一致する場合にローレベル、不一致
の場合にハイレベルとされる。
と暗証ビットエ、が一致する場合にローレベル、不一致
の場合にハイレベルとされる。
尚、その他のプログラム判定回路ＬＧ２〜ＬＧｉも上記
プログラム判定回路ＬＧよと同様に構成されている。
プログラム判定回路ＬＧよと同様に構成されている。
上記夫々のプログラム判定回路ＬＧ１〜ＬＧｉから出力
される信号はノアゲート回路ＮＯＨに供給される。この
ノアゲート回路ＮＯＲの出力は、夫々のプログラム判定
回路ＬＧ工〜ＬＧｉの出力信号がローレベル、即ち暗証
工□〜ＩｉとＤ□〜Ｄｉが完全一致した場合にのみハイ
レベルとされる。
される信号はノアゲート回路ＮＯＨに供給される。この
ノアゲート回路ＮＯＲの出力は、夫々のプログラム判定
回路ＬＧ工〜ＬＧｉの出力信号がローレベル、即ち暗証
工□〜ＩｉとＤ□〜Ｄｉが完全一致した場合にのみハイ
レベルとされる。
このノアゲートＮＯＲの出力はラッチ回路ＥＬに供給さ
れる。ラッチ回路ＥＬの出力はパワーオンリセット時に
ローレベルに所期化されている。したがって、暗証Ｉ工
〜ＩｉとＤ□〜Ｄｉが完全一致してノアゲートＮＯＲの
出力がハイレベルにされると、これに呼応してラッチ回
路ＥＬの出力もハイレベルに反転され、これを受けるイ
ンバータＩＭＶから出力される信号、即ちイネーブル・
コントロール信号ＥＣがローレベルにアサートされる。
れる。ラッチ回路ＥＬの出力はパワーオンリセット時に
ローレベルに所期化されている。したがって、暗証Ｉ工
〜ＩｉとＤ□〜Ｄｉが完全一致してノアゲートＮＯＲの
出力がハイレベルにされると、これに呼応してラッチ回
路ＥＬの出力もハイレベルに反転され、これを受けるイ
ンバータＩＭＶから出力される信号、即ちイネーブル・
コントロール信号ＥＣがローレベルにアサートされる。
このようにしてイネーブル・コントロール信号ＥＣがロ
ーレベルにアサートされると、既述したようにＩＣカー
ド利用者の正当性が認められたことになり、第１図の入
出力回路６の動作が可能とされ、また第２図に示される
中央処理装置２の正規の動作が可能とされる。
ーレベルにアサートされると、既述したようにＩＣカー
ド利用者の正当性が認められたことになり、第１図の入
出力回路６の動作が可能とされ、また第２図に示される
中央処理装置２の正規の動作が可能とされる。
上記夫々の実施例によれば、セキュリティ回路７は、こ
れにプログラムされている暗証Ｄ１〜Ｄｉと外部から供
給される暗証Ｉ工〜Ｉｉとの一致を判定し、一致する場
合にだけＩＣカードに含まれる中央処理装置２又は入出
力回路６の動作を可能に制御することにより、ＩＣカー
ドが保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができる。
れにプログラムされている暗証Ｄ１〜Ｄｉと外部から供
給される暗証Ｉ工〜Ｉｉとの一致を判定し、一致する場
合にだけＩＣカードに含まれる中央処理装置２又は入出
力回路６の動作を可能に制御することにより、ＩＣカー
ドが保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。
例えば上記実施例では暗証を記憶する手段として不揮発
性記憶素子としてのＦＡＭＯＳを利用したが、本発明は
それに限定されるものではなく、ＭＮＯＳ （メタル・
ナイトライド・オキサイド・セミコンダクタ）型の不揮
発性記憶素子、さらにはヒユーズ溶断形式のプログラマ
ブル論理回路などに変更することができる。また、セキ
ュリティ回路７に暗証Ｉ□〜Ｉｉと暗証Ｄ２〜Ｄｉを与
える端子は上記実施例のように共通化することに限定さ
れず個別化してもよい。
性記憶素子としてのＦＡＭＯＳを利用したが、本発明は
それに限定されるものではなく、ＭＮＯＳ （メタル・
ナイトライド・オキサイド・セミコンダクタ）型の不揮
発性記憶素子、さらにはヒユーズ溶断形式のプログラマ
ブル論理回路などに変更することができる。また、セキ
ュリティ回路７に暗証Ｉ□〜Ｉｉと暗証Ｄ２〜Ｄｉを与
える端子は上記実施例のように共通化することに限定さ
れず個別化してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＩＣカードに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、半導体記憶装置などの各種半導体集積回
路に適用することができる。例えば本発明をメモリＬＳ
Ｉに適用する場合、第４図に示される回路構成をアウｌ
〜プツトイネーブル信号やチップイネーブル信号の内部
生成論理に利用することができる。
をその背景となった利用分野であるＩＣカードに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、半導体記憶装置などの各種半導体集積回
路に適用することができる。例えば本発明をメモリＬＳ
Ｉに適用する場合、第４図に示される回路構成をアウｌ
〜プツトイネーブル信号やチップイネーブル信号の内部
生成論理に利用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、全体もしくは一部の回路ブロックを動作可能
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するから、半導体集積回
路が保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができるという効果がある。
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するから、半導体集積回
路が保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができるという効果がある。
第１図は本発明の一実施例であるＩＣカードのブロック
図。 第２図は本発明の他の実施例であるＩＣカードのブロッ
ク図、 第３図はイネーブル・コントロール信号を受けて中央処
理装置の動作を制御するための一例回路図、 第４図はセキュリティ回路の一実施例回路図である。 ２・・・中央処理装置、３・・・データＲＡＭ、４・・
・データＲＯＭ、５・・・プログラムＲＯＭ、６・・・
入出力回路、７・・・セキュリティ回路、８・・・外部
端子群、ＥＣ・・・イネーブル・コントロール信号、Ｑ
３・・・カットオフＭＯ３ＦＥＴ、Ｉ、〜Ｉｉ・・・プ
ログラムされる暗証、ＤＬ＝Ｄｉ・・・端末装置から入
力される暗証、ＬＧ工〜ＬＧｉ・・・プログラム判定回
路。 Ｑ４・・・ＦＡＭＯ５゜
図。 第２図は本発明の他の実施例であるＩＣカードのブロッ
ク図、 第３図はイネーブル・コントロール信号を受けて中央処
理装置の動作を制御するための一例回路図、 第４図はセキュリティ回路の一実施例回路図である。 ２・・・中央処理装置、３・・・データＲＡＭ、４・・
・データＲＯＭ、５・・・プログラムＲＯＭ、６・・・
入出力回路、７・・・セキュリティ回路、８・・・外部
端子群、ＥＣ・・・イネーブル・コントロール信号、Ｑ
３・・・カットオフＭＯ３ＦＥＴ、Ｉ、〜Ｉｉ・・・プ
ログラムされる暗証、ＤＬ＝Ｄｉ・・・端末装置から入
力される暗証、ＬＧ工〜ＬＧｉ・・・プログラム判定回
路。 Ｑ４・・・ＦＡＭＯ５゜
Claims (1)
- 【特許請求の範囲】 １、全体もしくは一部の回路ブロックを動作可能にする
か否かを制御する制御論理を含み、所定の暗証コードも
しくはそれに呼応する情報を保持する記憶手段と、外部
から供給される暗証コードがその記憶手段に保持されて
いる情報に整合する場合に上記制御論理に対して回路ブ
ロックの動作を指示するための情報を与えるセキュリテ
ィ手段を備えて成る半導体集積回路。 ２、上記記憶手段は電気的に書き込み可能な不揮発性記
憶素子を含んで成るものである請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325814A JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325814A JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171984A true JPH02171984A (ja) | 1990-07-03 |
Family
ID=18180896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325814A Pending JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007105279A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
| JP4740316B2 (ja) * | 2006-03-10 | 2011-08-03 | 富士通株式会社 | 携帯通信装置 |
-
1988
- 1988-12-26 JP JP63325814A patent/JPH02171984A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007105279A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
| WO2007105320A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
| JP4740316B2 (ja) * | 2006-03-10 | 2011-08-03 | 富士通株式会社 | 携帯通信装置 |
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