JPH02170431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02170431A JPH02170431A JP32522688A JP32522688A JPH02170431A JP H02170431 A JPH02170431 A JP H02170431A JP 32522688 A JP32522688 A JP 32522688A JP 32522688 A JP32522688 A JP 32522688A JP H02170431 A JPH02170431 A JP H02170431A
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- conductive film
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- tungsten silicide
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に、配線形成方法に
関する。
関する。
従来、半導体集積回路の配線は主にアルミニウムを材料
としてスパッタリングし、これをパターニングすること
により形成している。
としてスパッタリングし、これをパターニングすること
により形成している。
ところで、近年の半導体装置の高集積化に伴い、緻細寸
法の配線では、エレクトロマイグレーション、ストレス
マイグレーションによる不良が問題になっている。これ
は配線金属のアルミニウムの物性によるものであり、従
来、配線金属としてアルミニウムに銅を添加することに
より対策を請じているが、その形成法に用いるスパッタ
リングのばらつきにより十分な対策とはなっていない。
法の配線では、エレクトロマイグレーション、ストレス
マイグレーションによる不良が問題になっている。これ
は配線金属のアルミニウムの物性によるものであり、従
来、配線金属としてアルミニウムに銅を添加することに
より対策を請じているが、その形成法に用いるスパッタ
リングのばらつきにより十分な対策とはなっていない。
本発明の目的は上記課題を解決した半導体装置の製造方
法を提供することにある。
法を提供することにある。
上記目的を達成するため、本発明の半導体装置の製造方
法においては、一導電型半導体基板の一主面に形成され
た絶縁膜上に配線用第一の導電膜を形成する工程と、前
記導電股上に配線導電膜とエツチング選択比の大きく異
なる第二の導電膜を２００℃以下で形成する工程と、前
記第二、第一の導電膜を選択的に同一パターンで順次エ
ツチングする工程と、第三の導電膜を前記第二、第一の
導電膜上に２００℃以下で形成する工程と、前記第三の
導電膜を異方性エツチングし、配線側壁に前記第三の導
電膜を残す工程とを含むものである。
法においては、一導電型半導体基板の一主面に形成され
た絶縁膜上に配線用第一の導電膜を形成する工程と、前
記導電股上に配線導電膜とエツチング選択比の大きく異
なる第二の導電膜を２００℃以下で形成する工程と、前
記第二、第一の導電膜を選択的に同一パターンで順次エ
ツチングする工程と、第三の導電膜を前記第二、第一の
導電膜上に２００℃以下で形成する工程と、前記第三の
導電膜を異方性エツチングし、配線側壁に前記第三の導
電膜を残す工程とを含むものである。
微細配線の上面および側面をアルミ以外の金属で被い、
熱処理によるヒロックを防止し、エレクトロマイグレー
ション強度を向上させることができる。さらに、金属材
料によっては、ストレスマイグレーション耐性をももた
せることができる。
熱処理によるヒロックを防止し、エレクトロマイグレー
ション強度を向上させることができる。さらに、金属材
料によっては、ストレスマイグレーション耐性をももた
せることができる。
次に本発明を図面を用いて説明する。
（実施例１）
第１図（ａ）〜（ｄ）は本発明の第１の実施例である配
線の製造工程断面図を示す、第１図（ａ）において、Ｐ
型シリコン基板ｌの表面に酸化膜としてＳ ｉ Ｏ２８
１２を１μの厚さに形成し、その上に、順次アルミニウ
ム膜３を０．５μ、タングステンシリサイド１１１４を
０．３μ１．シリコン膜５を０．０２μにＤＣマグネト
ロンスパッタを用いて室温の下で形成する。次いで、第
１図（ｂ）のようにフォトリソグラフィにより、配線ア
ルミパターニングを行い、四ふっ化炭素を主成分とする
ガスによりシリコン膜５及びタングステンシリサイド膜
４をドライエツチングし、さらに四塩化炭素を主成分と
するガスによりアルミニウムＷＡ３をドライエツチング
し電極配線を形成する。次いで、第１図（Ｃ）のように
、側壁カバー用タングステンシリサイドｒ！Ａ６をスパ
ッタリングにより前記シリコン基板１上の電極配線上の
全面に、０．１μの厚さに形成する。最後に四ふっ化炭
素を主なエッチャントとするガスにより基板全面をエッ
チバックし、第１図（ｄ）のように、側壁上のタングス
テンシリサイドｒＰＡ６およびアルミ表面上のタングス
テンシリサイド膜のみを残し、シリコンＭ５を含めてタ
ングステンシリサイド膜４上のタングステンシリサイド
膜６を除去する。
線の製造工程断面図を示す、第１図（ａ）において、Ｐ
型シリコン基板ｌの表面に酸化膜としてＳ ｉ Ｏ２８
１２を１μの厚さに形成し、その上に、順次アルミニウ
ム膜３を０．５μ、タングステンシリサイド１１１４を
０．３μ１．シリコン膜５を０．０２μにＤＣマグネト
ロンスパッタを用いて室温の下で形成する。次いで、第
１図（ｂ）のようにフォトリソグラフィにより、配線ア
ルミパターニングを行い、四ふっ化炭素を主成分とする
ガスによりシリコン膜５及びタングステンシリサイド膜
４をドライエツチングし、さらに四塩化炭素を主成分と
するガスによりアルミニウムＷＡ３をドライエツチング
し電極配線を形成する。次いで、第１図（Ｃ）のように
、側壁カバー用タングステンシリサイドｒ！Ａ６をスパ
ッタリングにより前記シリコン基板１上の電極配線上の
全面に、０．１μの厚さに形成する。最後に四ふっ化炭
素を主なエッチャントとするガスにより基板全面をエッ
チバックし、第１図（ｄ）のように、側壁上のタングス
テンシリサイドｒＰＡ６およびアルミ表面上のタングス
テンシリサイド膜のみを残し、シリコンＭ５を含めてタ
ングステンシリサイド膜４上のタングステンシリサイド
膜６を除去する。
（実施例２）
第２図（ａ）〜（ｄ）は本発明の第２の実施例である配
線の製造工程断面図を示す、第２図（ａ）において、ｐ
型シリコン基板１の表面に酸化膜として５ｉＯ２１１！
２を１μの厚さに形成し、アルミニウム膜３を０．５μ
、シリコン膜５を０．０２μ、ＤＣマグネトロンスパッ
タで室温の下で形成する。
線の製造工程断面図を示す、第２図（ａ）において、ｐ
型シリコン基板１の表面に酸化膜として５ｉＯ２１１！
２を１μの厚さに形成し、アルミニウム膜３を０．５μ
、シリコン膜５を０．０２μ、ＤＣマグネトロンスパッ
タで室温の下で形成する。
次いで第２図（ｂ）のようにフォトリソグラフィにより
、配線アルミバターニングを行い、四塩化炭素を主成分
とするガスによりシリコンＭ５及びアルミニウム膜３を
ドライエツチングし、電極配線を形成する。
、配線アルミバターニングを行い、四塩化炭素を主成分
とするガスによりシリコンＭ５及びアルミニウム膜３を
ドライエツチングし、電極配線を形成する。
第２図（Ｃ）において、側壁カバー用チタンＷＡ７をス
パッタリングにより前記シリコン基板上の電極配線上に
０．１μの厚さに形成し、次いで、四ふつ化炭素を主な
エッチャントとするガスにより基板全面をエッチバック
し、第２図（ｄ）のように側壁上のチタン膜７のみを残
し、シリコンＷＡ５を含めてアルミニウムＷＡ３上のチ
タンＭ７を除去する。
パッタリングにより前記シリコン基板上の電極配線上に
０．１μの厚さに形成し、次いで、四ふつ化炭素を主な
エッチャントとするガスにより基板全面をエッチバック
し、第２図（ｄ）のように側壁上のチタン膜７のみを残
し、シリコンＷＡ５を含めてアルミニウムＷＡ３上のチ
タンＭ７を除去する。
次に４５０℃、３０分間アロイを行い、アルミ配線側壁
にＡ Ｑ ｓ Ｔ ｉ合金を形成する。
にＡ Ｑ ｓ Ｔ ｉ合金を形成する。
以上のように本発明によれば、常温で、すなわちアルミ
配線に熱応力を加えることなくアルミ配線中に引っ張り
応力を生じさせることなく、エレクトロマイグレーショ
ン強度を上げたり、チタンのようにＡ Ｑ ｓ Ｔ ｉ
の金属間化合物をつくったりすることでストレスマイグ
レーション強度を上げることができる。
配線に熱応力を加えることなくアルミ配線中に引っ張り
応力を生じさせることなく、エレクトロマイグレーショ
ン強度を上げたり、チタンのようにＡ Ｑ ｓ Ｔ ｉ
の金属間化合物をつくったりすることでストレスマイグ
レーション強度を上げることができる。
従って、信顆性を維持したまま配線の微細化が可能とな
り、半導体・集積回路の高集積化に及ぼす効果は著しい
。
り、半導体・集積回路の高集積化に及ぼす効果は著しい
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例である配
線の製造工程を工程順に示す断面図、第２図（ａ）〜（
ｄ）は本発明の第２の実施例である配線の製造工程を工
程順に示す断面図である。 １・・・ｐ型シリコン基板 ２・・・Ｓ ｉ ０２Ｍ３
・・・アルミニウム膜 ４・・・タングステンシリサイド膜 ５・・・シリコン膜 ６・・・タングステンシリサイ ド膜 ７・・・チタン膜 特 許 出 願 人 日 本 鴫へ 気 株 式
線の製造工程を工程順に示す断面図、第２図（ａ）〜（
ｄ）は本発明の第２の実施例である配線の製造工程を工
程順に示す断面図である。 １・・・ｐ型シリコン基板 ２・・・Ｓ ｉ ０２Ｍ３
・・・アルミニウム膜 ４・・・タングステンシリサイド膜 ５・・・シリコン膜 ６・・・タングステンシリサイ ド膜 ７・・・チタン膜 特 許 出 願 人 日 本 鴫へ 気 株 式
Claims (1)
- （１）一導電型半導体基板の一主面に形成された絶縁膜
上に配線用第一の導電膜を形成する工程と、前記導電膜
上に配線導電膜とエッチング選択比の大きく異なる第二
の導電膜を２００℃以下で形成する工程と、前記第二、
第一の導電膜を選択的に同一パターンで順次エッチング
する工程と、第三の導電膜を前記第二、第一の導電膜上
に２００℃以下で形成する工程と、前記第三の導電膜を
異方性エッチングし、配線側壁に前記第三の導電膜を残
す工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522688A JPH02170431A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522688A JPH02170431A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170431A true JPH02170431A (ja) | 1990-07-02 |
Family
ID=18174433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32522688A Pending JPH02170431A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
-
1988
- 1988-12-22 JP JP32522688A patent/JPH02170431A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5658807A (en) * | 1994-10-07 | 1997-08-19 | Micron Technology, Inc. | Methods of forming conductive polysilicon lines and bottom gated thin film transistors |
| US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
| US5985702A (en) * | 1994-10-07 | 1999-11-16 | Micron Technology, Inc, | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
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