JPH02170283A - 画像データの転送回路 - Google Patents
画像データの転送回路Info
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- JPH02170283A JPH02170283A JP63323249A JP32324988A JPH02170283A JP H02170283 A JPH02170283 A JP H02170283A JP 63323249 A JP63323249 A JP 63323249A JP 32324988 A JP32324988 A JP 32324988A JP H02170283 A JPH02170283 A JP H02170283A
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- 230000002457 bidirectional effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000750 progressive effect Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフィールドメモリに貯えられた画像データを転
送する画像データの転送回路に関する。
送する画像データの転送回路に関する。
従来、この種の画像データの転送回路は転送されてきた
画像データを順番通りにフィールドメモリに書き込み、
フィールドメモリの画像データを転送する際には、その
画像データを書き込まれた順番通りに転送するものであ
った。
画像データを順番通りにフィールドメモリに書き込み、
フィールドメモリの画像データを転送する際には、その
画像データを書き込まれた順番通りに転送するものであ
った。
ところが、従来のこのような画像データ転送回路では、
フィールドメモリから画像データを順番通りに転送し、
また、転送されてきたデータを順番通りにフィールドメ
モリに書き込むものであるので、画像データをある間隔
で間引いて転送し、粗いおおまかな画面を見てから残り
の間引いた部分を転送し、転送先で間引いた間を埋めて
いくといったプログレッシブ転送が出来ない。従って、
通信回線などで画像データを送る場合、転送完了するま
でに相当時間がかかり、その画像を判別するのに転送が
終了するまでずっと待たなければならないという欠点が
あった。
フィールドメモリから画像データを順番通りに転送し、
また、転送されてきたデータを順番通りにフィールドメ
モリに書き込むものであるので、画像データをある間隔
で間引いて転送し、粗いおおまかな画面を見てから残り
の間引いた部分を転送し、転送先で間引いた間を埋めて
いくといったプログレッシブ転送が出来ない。従って、
通信回線などで画像データを送る場合、転送完了するま
でに相当時間がかかり、その画像を判別するのに転送が
終了するまでずっと待たなければならないという欠点が
あった。
本発明は、画像データが書き込まれたフィールドメモリ
のアドレスを作るためのアドレスカウンタ回路と、フィ
ールドメモリにとびとびのアドレスを作るアドレスステ
ップカウンタ回路と、このアドレスステップカウンタ回
路で設定されたとびとびのアドレスの画像データを読み
出し転送制御を行うコントロール回路とを具備したこと
を特徴とする。
のアドレスを作るためのアドレスカウンタ回路と、フィ
ールドメモリにとびとびのアドレスを作るアドレスステ
ップカウンタ回路と、このアドレスステップカウンタ回
路で設定されたとびとびのアドレスの画像データを読み
出し転送制御を行うコントロール回路とを具備したこと
を特徴とする。
アドレスステップカウンタ回路で作成したとびとびのア
ドレスに基づきプログレッシブ転送を行い、これにより
粗い画面データを先に送り画面に出力して、その画像を
判別しそれから標準の画像を送ることが可能となる。
ドレスに基づきプログレッシブ転送を行い、これにより
粗い画面データを先に送り画面に出力して、その画像を
判別しそれから標準の画像を送ることが可能となる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。画
像データは第１の端子１１と第２の端子１２との間で転
送が行われる。第１の端子１１には画像データの表示回
路が接続され、第２の端子には外部通信回路が接続され
る。
像データは第１の端子１１と第２の端子１２との間で転
送が行われる。第１の端子１１には画像データの表示回
路が接続され、第２の端子には外部通信回路が接続され
る。
まず、第１の端子１１から第２の端子１２に画像データ
が転送される場合を説明する。第１の端子１１から画像
データが送られてくる状態になると、コントロール回路
１３は画像データが第１の端子１１から第２の端子１２
に送られる方向に、第１の双方向バッファ１４および第
２の双方向バッファ１５を制御する。すなわち、コント
ロール回路１３はＤＩＲ信号１６をＬｏｗ （ロー）と
し、第１の双方向バッファ１４右よび第２の双方向バッ
ファ１５に出力し、これら第１の双方バッファ１４およ
び第２の双方向バッファ１５の向きを、第１の端子１１
から第２の端子１２の方向とする。また、第１０Ｅ信号
（イネーブル信号）１７をＨｉ（ハイ）にしてアドレス
カウンタ１８を作動可能状態とする。
が転送される場合を説明する。第１の端子１１から画像
データが送られてくる状態になると、コントロール回路
１３は画像データが第１の端子１１から第２の端子１２
に送られる方向に、第１の双方向バッファ１４および第
２の双方向バッファ１５を制御する。すなわち、コント
ロール回路１３はＤＩＲ信号１６をＬｏｗ （ロー）と
し、第１の双方向バッファ１４右よび第２の双方向バッ
ファ１５に出力し、これら第１の双方バッファ１４およ
び第２の双方向バッファ１５の向きを、第１の端子１１
から第２の端子１２の方向とする。また、第１０Ｅ信号
（イネーブル信号）１７をＨｉ（ハイ）にしてアドレス
カウンタ１８を作動可能状態とする。
アドレスカウンタ１８は、第１のピクセルカウンタ１９
および第１のブロックカウンタ２０とから構成され、第
１のピクセルカウンタ１９は６ビノトのカウンタであり
、一方、第１のブロックカウンタ２０は１３ビツトのカ
ウンタである。従って、６４ピクセル（２ピクセル）で
１ブロツクとなるようにカウントされる。
および第１のブロックカウンタ２０とから構成され、第
１のピクセルカウンタ１９は６ビノトのカウンタであり
、一方、第１のブロックカウンタ２０は１３ビツトのカ
ウンタである。従って、６４ピクセル（２ピクセル）で
１ブロツクとなるようにカウントされる。
この状態で、第１の双方向バッファ１４へ、の第１（７
） ＯＥ ｆｆｆ号２１およびフィールドメモリ２２へ
のＷＥ信号２３に、Ｒ／’ｖＶクロック信号２４をその
まま出力すると、フィールドメモリ２２に画像データが
順次書き込まれることになる。そして、フィールドメモ
リ２２に画像データが６４個書き込まれると、γドレス
カウンタ１８の第１のブロックカウンタ２０が１つ上が
り、アドレスコンパレーク回路２４のΔ端子に人力され
る第１のアドレス信号２５が１だけ増加する。アドレス
コンパレータ回路２４は、そのΔ端子に入力される第１
のアドレス信号２５とＢ端子に人力されるアドレスステ
ップカウンタ回路２６からの第２のアドレス信号２７と
を比較するものであり、Ａｉ子に入力される第１のアド
レス信号２５がＨｉ子に入力される第２のアドレス信号
２７より大きいときは、Ａ＞Ｂ端子の出力信号２８をＬ
ＯＷからＨｌにする。一方、Ｈｉ子に人力される第２の
アドレス信号２７がＡ端子に人力される第１のアドレス
信号２５より大きいときは、Ａ＜Ｂ端子の出力信号２９
をＬＯＷからＨｌにする。
） ＯＥ ｆｆｆ号２１およびフィールドメモリ２２へ
のＷＥ信号２３に、Ｒ／’ｖＶクロック信号２４をその
まま出力すると、フィールドメモリ２２に画像データが
順次書き込まれることになる。そして、フィールドメモ
リ２２に画像データが６４個書き込まれると、γドレス
カウンタ１８の第１のブロックカウンタ２０が１つ上が
り、アドレスコンパレーク回路２４のΔ端子に人力され
る第１のアドレス信号２５が１だけ増加する。アドレス
コンパレータ回路２４は、そのΔ端子に入力される第１
のアドレス信号２５とＢ端子に人力されるアドレスステ
ップカウンタ回路２６からの第２のアドレス信号２７と
を比較するものであり、Ａｉ子に入力される第１のアド
レス信号２５がＨｉ子に入力される第２のアドレス信号
２７より大きいときは、Ａ＞Ｂ端子の出力信号２８をＬ
ＯＷからＨｌにする。一方、Ｈｉ子に人力される第２の
アドレス信号２７がＡ端子に人力される第１のアドレス
信号２５より大きいときは、Ａ＜Ｂ端子の出力信号２９
をＬＯＷからＨｌにする。
いま、画像データをフィールドメモリ２２に書き込んで
いるこの状態では、Ａ端子の第１のアドレス信号２５が
カウントアツプされ、Ｂ端子の第２のアドレス信号２７
はそのままであるから、画像データが６４個書き込まれ
Ａ端子の第１のアドレス信号２５が１だけカウントアツ
プされた時点で、Ａ＞Ｂ端子の出力信号２８がＬｏｗか
らＨｌとなる。
いるこの状態では、Ａ端子の第１のアドレス信号２５が
カウントアツプされ、Ｂ端子の第２のアドレス信号２７
はそのままであるから、画像データが６４個書き込まれ
Ａ端子の第１のアドレス信号２５が１だけカウントアツ
プされた時点で、Ａ＞Ｂ端子の出力信号２８がＬｏｗか
らＨｌとなる。
Ａ＞Ｂ端子の出力信号２８がＬｏｗからＨｉとなると、
コントロール回￥＠１３は第２のＥ信号３ＧをＬ ｏ
ｗからＨｌにして、アドレスステップカウンタ回路２６
を作動可能状態にする。これによりＲ／ Ｗクロック信
号２４がアドレスステップカウンタ回路２６の第２のピ
クセルカウンタ３１および第２のブロックカウンタ３２
に取り込まれ、アドレスステップカウンタ回路２６は作
動状態となる。ここで、第２のビクセルカウンタ３１は
第１のビクセルカウンタ１９と同様に６ビツトのカウン
タであり、第２のブロックカウンタ３２も第２のブロッ
クカウンタ２０と同様に１３ビツトのカウンタである。
コントロール回￥＠１３は第２のＥ信号３ＧをＬ ｏ
ｗからＨｌにして、アドレスステップカウンタ回路２６
を作動可能状態にする。これによりＲ／ Ｗクロック信
号２４がアドレスステップカウンタ回路２６の第２のピ
クセルカウンタ３１および第２のブロックカウンタ３２
に取り込まれ、アドレスステップカウンタ回路２６は作
動状態となる。ここで、第２のビクセルカウンタ３１は
第１のビクセルカウンタ１９と同様に６ビツトのカウン
タであり、第２のブロックカウンタ３２も第２のブロッ
クカウンタ２０と同様に１３ビツトのカウンタである。
次に、フィールドメモリ２２に書き込まれた画像データ
を読み出す場合は、コントロール回路１３は第２の○Ｅ
信号３３および第３のＯＥ信号３４に、Ｒ／Ｗクロ７り
信号２４の反転出力を出力する。これにより、フィール
ドメモリ２２からの画像データの読み出しが行われる。
を読み出す場合は、コントロール回路１３は第２の○Ｅ
信号３３および第３のＯＥ信号３４に、Ｒ／Ｗクロ７り
信号２４の反転出力を出力する。これにより、フィール
ドメモリ２２からの画像データの読み出しが行われる。
ここで、アドレスセレクタ回路２５は画像データの書き
込み時のアドレスと読み出し時のアドレスとを切り換え
るものである。すなわち、フィールドメモリ２２のＡＤ
ＲＢＵＳ端子にはＲ／＞Ｗクロック信号２４がＬｏｗの
時は、アドレスカウンタ回路１８からの第３のアドレス
信号３６を接続して書込アドレスを人力し、一方、Ｒ／
Ｗクロγり信号２４がＨｌの時は、アドレスステップカ
ウンタ回路２６からの第４のアドレス信号３７を接続し
て続出アドレスを人力する。
込み時のアドレスと読み出し時のアドレスとを切り換え
るものである。すなわち、フィールドメモリ２２のＡＤ
ＲＢＵＳ端子にはＲ／＞Ｗクロック信号２４がＬｏｗの
時は、アドレスカウンタ回路１８からの第３のアドレス
信号３６を接続して書込アドレスを人力し、一方、Ｒ／
Ｗクロγり信号２４がＨｌの時は、アドレスステップカ
ウンタ回路２６からの第４のアドレス信号３７を接続し
て続出アドレスを人力する。
第２図は、この場合のフィールドメモリ２２のリード（
読み出し） ライト （書き込み）のタイミング図であ
る。第１の端子１１から第２の端子１２に画像データが
転送される場合であって、画像データの書き込みの場合
には、第２図（ａ）のようにＲ／Ｗクロック信号２４が
与えられると、フィールドメモリ２２に与えられるＷＥ
信号２３および第１の双方向バッファ１４に与えられる
第１のＯＥ信号２１は、それぞれ第２図（ｂ）および第
２図（Ｃ）のようにＲ／Ｗクロγり信号２４と同じとな
り、このＲ／Ｗクロック信号２４のＬｏｗのところでラ
イトを行う。
読み出し） ライト （書き込み）のタイミング図であ
る。第１の端子１１から第２の端子１２に画像データが
転送される場合であって、画像データの書き込みの場合
には、第２図（ａ）のようにＲ／Ｗクロック信号２４が
与えられると、フィールドメモリ２２に与えられるＷＥ
信号２３および第１の双方向バッファ１４に与えられる
第１のＯＥ信号２１は、それぞれ第２図（ｂ）および第
２図（Ｃ）のようにＲ／Ｗクロγり信号２４と同じとな
り、このＲ／Ｗクロック信号２４のＬｏｗのところでラ
イトを行う。
一方、画像データの読み出しの場合には、フィールドメ
モリ２２に与えられる第２の○Ｅ信号３３および第２の
双方向バッファ１５に与えられる第３のＯＥ信号３４は
、第２図（ｄ）および第２図（ｅ）のようにＲ／Ｗクロ
ック信号２４の反転信号となり、この反転信号のＬＯＷ
すなわちＲ／Ｗクロック信号２４のＨｉのところで画像
データのリードを行う。
モリ２２に与えられる第２の○Ｅ信号３３および第２の
双方向バッファ１５に与えられる第３のＯＥ信号３４は
、第２図（ｄ）および第２図（ｅ）のようにＲ／Ｗクロ
ック信号２４の反転信号となり、この反転信号のＬＯＷ
すなわちＲ／Ｗクロック信号２４のＨｉのところで画像
データのリードを行う。
これにより、Ｒ／Ｗクロック信号２４のｌクロックの間
にリードとライトとを同時に行うことができる。
にリードとライトとを同時に行うことができる。
また、途中で第１の端子１１からの画像データが止まっ
た場合、リード側のブロックカウンタ回路２０が、ライ
ト側のブロックカウンタ回路３２と同じ値になったとこ
ろで、アドレスコンパレータ回路２４のＡ＞Ｂ端子がＬ
ｏｗとなり、コントロール回路１３が第２のＯＥ信号３
３および第３のＯＥ信号３４をＨｉにし、また第２のＥ
信号３０をＬＯＷにし、フィールドメモリ２２のリード
を止めるので、フィールドメモリ２２のまだ書き込まれ
ていないところは、リードしないようにコントロールさ
れることになる。
た場合、リード側のブロックカウンタ回路２０が、ライ
ト側のブロックカウンタ回路３２と同じ値になったとこ
ろで、アドレスコンパレータ回路２４のＡ＞Ｂ端子がＬ
ｏｗとなり、コントロール回路１３が第２のＯＥ信号３
３および第３のＯＥ信号３４をＨｉにし、また第２のＥ
信号３０をＬＯＷにし、フィールドメモリ２２のリード
を止めるので、フィールドメモリ２２のまだ書き込まれ
ていないところは、リードしないようにコントロールさ
れることになる。
次に、アドレスステップカウンタ回路２６がアドレスを
とびとびに発生させる機能について説明する。
とびとびに発生させる機能について説明する。
まず、予め読出開始アドレスを設定するための第１のレ
ジスタ３８に０を設定し、読出終了アドレスを設定する
ための第２のレジスタ３９に０を設定する。
ジスタ３８に０を設定し、読出終了アドレスを設定する
ための第２のレジスタ３９に０を設定する。
これはＣＰＵから行われる。そして、第２のビクセルカ
ウンタ３１に読出開始アドレスである第１のレジスタ３
８の内容のロードを行う。フィールドメモリ２２に画像
データが入り、コントロール回路１３がリードを始めた
とする。そうすると、コンパレータ回路４０で第１のレ
ジスタ３８の内容と第２のレジスタ３９の内容との比較
が行われる。そして、第１のレジスタ３８の内容と第２
のレジスタ３９の内容とが等しくなると、Ａ＝Ｂ信号４
１がＬｏｗとなり、ブロックカウンタ３２のカウント値
が１つ上がる。以下これが繰り返される。つまり、第２
のビクセルカウンタ３１が読出開始アドレスから読出終
了アドレスまでカウントすると、ブロックカウンタ３２
のカウント値が１つ上がる構成となっている。
ウンタ３１に読出開始アドレスである第１のレジスタ３
８の内容のロードを行う。フィールドメモリ２２に画像
データが入り、コントロール回路１３がリードを始めた
とする。そうすると、コンパレータ回路４０で第１のレ
ジスタ３８の内容と第２のレジスタ３９の内容との比較
が行われる。そして、第１のレジスタ３８の内容と第２
のレジスタ３９の内容とが等しくなると、Ａ＝Ｂ信号４
１がＬｏｗとなり、ブロックカウンタ３２のカウント値
が１つ上がる。以下これが繰り返される。つまり、第２
のビクセルカウンタ３１が読出開始アドレスから読出終
了アドレスまでカウントすると、ブロックカウンタ３２
のカウント値が１つ上がる構成となっている。
従って、第１のレジスタ３８および第２のレジスタ３９
の双方に０を設定した場合は、第２のビクセルカウンタ
３１が６ビツトであることから、０．６４．１２８．１
９２と６４個おきに画像データが第２の端子１２に出力
されることになる。また、第１のレジスタ３８に１を、
第２のレジスタ３９に３を設定した場合には、アドレス
は１．２．３．６５、６６．６７．１２８．１２９．１
３０、・・・・・・と進んでいくことになる。
の双方に０を設定した場合は、第２のビクセルカウンタ
３１が６ビツトであることから、０．６４．１２８．１
９２と６４個おきに画像データが第２の端子１２に出力
されることになる。また、第１のレジスタ３８に１を、
第２のレジスタ３９に３を設定した場合には、アドレス
は１．２．３．６５、６６．６７．１２８．１２９．１
３０、・・・・・・と進んでいくことになる。
以上のようにして、アドレスステップカウンタ回路２６
ではフィールドメモリ２２にアドレスを、とびとびに送
り、画像をとびとびに転送することができる。
ではフィールドメモリ２２にアドレスを、とびとびに送
り、画像をとびとびに転送することができる。
上述の説明は画像データが第１の端子１１から第２の端
子１２に転送される場合であったが、逆に画像データを
第２の端子１２から第１の端子１１へ受信する場合はま
ず転送の時と同様に第１のレジスタ３８に０および第２
のレジスタ３９に０をＣＰＵから設定し、第２のビクセ
ルカウンタ３１にロードする。画像データが第２の端子
１２から転送されてくるト、コントロール回路１３がア
ドレスステップカウンタ回路２６の第２のＥ信号（イネ
ーブル信号）３０をＨｉにし、ＷＥ信号２３と第３のＯ
Ｅ信号３４にＲ／Ｗクロック（言号２４をそのまま出力
し、フィールドメモリ２２のライトを行う。
子１２に転送される場合であったが、逆に画像データを
第２の端子１２から第１の端子１１へ受信する場合はま
ず転送の時と同様に第１のレジスタ３８に０および第２
のレジスタ３９に０をＣＰＵから設定し、第２のビクセ
ルカウンタ３１にロードする。画像データが第２の端子
１２から転送されてくるト、コントロール回路１３がア
ドレスステップカウンタ回路２６の第２のＥ信号（イネ
ーブル信号）３０をＨｉにし、ＷＥ信号２３と第３のＯ
Ｅ信号３４にＲ／Ｗクロック（言号２４をそのまま出力
し、フィールドメモリ２２のライトを行う。
アドレスステップカウンタ回路２６の第２のブロックカ
ウンタ３２が１つ上がると、アドレスコンパレータ回路
２４のΔ〈Ｂ端子がＨｉとなり、コントロール回路１３
がアドレスカウンタ回路１８の第１のＥ信号（イネーブ
ル信号） １７をＨｉにし、第２のＯＥ信号３３と第１
のＯＥ信号２１にＲ／Ｗクロック信号２４の反転信号を
出力してフィールドメモリ２２のリードを行う。
ウンタ３２が１つ上がると、アドレスコンパレータ回路
２４のΔ〈Ｂ端子がＨｉとなり、コントロール回路１３
がアドレスカウンタ回路１８の第１のＥ信号（イネーブ
ル信号） １７をＨｉにし、第２のＯＥ信号３３と第１
のＯＥ信号２１にＲ／Ｗクロック信号２４の反転信号を
出力してフィールドメモリ２２のリードを行う。
第３図は、この場合のフィールドメモリ２２のリード（
読み出し）ライト （書き込み）のタイミング図である
。第２の端子１２から第１の端子１１に画像データが受
信される場合であって、画像データの書き込みの場合に
は第３図（ａ）のようにＲ／Ｗクロック信号２４が与え
られると、フィールドメモリ２２に与えられるＷＥ信号
２３右よび第２の双方向バッファ１５に与えられる第３
のＯＥ信号３４は、それぞれ第３図（ｂ）および第３図
（Ｃ）のようにＲ／Ｗクロック信号２４の反転信号とな
り、このＲ／Ｗクロック信号２４のＨｉのところでライ
トを行う。
読み出し）ライト （書き込み）のタイミング図である
。第２の端子１２から第１の端子１１に画像データが受
信される場合であって、画像データの書き込みの場合に
は第３図（ａ）のようにＲ／Ｗクロック信号２４が与え
られると、フィールドメモリ２２に与えられるＷＥ信号
２３右よび第２の双方向バッファ１５に与えられる第３
のＯＥ信号３４は、それぞれ第３図（ｂ）および第３図
（Ｃ）のようにＲ／Ｗクロック信号２４の反転信号とな
り、このＲ／Ｗクロック信号２４のＨｉのところでライ
トを行う。
一方、画像データの読み出しの場合には、フィールドメ
モリ２２に与えられる第２のＯＥ信号３３および第１の
双方向バッファ１４に与えられる第１のＯＥ信号２１
ハ、第３図（ｄ）ｋよび第３図（ｅ）のようにＲ／Ｗク
ロック信号２４と同じとなり、Ｒ／Ｗクロック信号２４
のＬｏｗのところでリードを行う。
モリ２２に与えられる第２のＯＥ信号３３および第１の
双方向バッファ１４に与えられる第１のＯＥ信号２１
ハ、第３図（ｄ）ｋよび第３図（ｅ）のようにＲ／Ｗク
ロック信号２４と同じとなり、Ｒ／Ｗクロック信号２４
のＬｏｗのところでリードを行う。
第４図にアドレスの順序を変えるＲＯＭ４２のアドレス
とデータとの対応関係を示す。第４図（ａ＞はＲＯＭの
アドレスを、第４図（ｂ）はＲＯＭのデータを、そして
第３図（Ｃ）はＲＯＭの読み出しの順序を示す。これに
より、フィールドメモリ２２の８Ｘ８ピクセルに順番通
りに書き込まれた画像をジグザグに読み出すための変換
を行う。このような変換は第１の端子１１からＤＣＴ変
換されたデータが送られ、第２の端子１２に符号化によ
りデータ圧縮を行う場合に圧縮率を高くすることができ
る。
とデータとの対応関係を示す。第４図（ａ＞はＲＯＭの
アドレスを、第４図（ｂ）はＲＯＭのデータを、そして
第３図（Ｃ）はＲＯＭの読み出しの順序を示す。これに
より、フィールドメモリ２２の８Ｘ８ピクセルに順番通
りに書き込まれた画像をジグザグに読み出すための変換
を行う。このような変換は第１の端子１１からＤＣＴ変
換されたデータが送られ、第２の端子１２に符号化によ
りデータ圧縮を行う場合に圧縮率を高くすることができ
る。
以上説明したように本発明によれば画像データを順番通
りではなく、段階的に送ることにより、通信回線などデ
ータの転送量が少ない回線でも粗い画面を瞬時に送るこ
とができるようになる。
りではなく、段階的に送ることにより、通信回線などデ
ータの転送量が少ない回線でも粗い画面を瞬時に送るこ
とができるようになる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は画像データの転送時のタイミング図、第３図は画像
データの受信時のタイミング図、第４図はアドレスの読
み出し順序を変えるＲＯＭの説明図である。 ｌｌ・・・・・・第１の端子、１２・・・・・・第２の
端子、１３・・・・・・コントロール回路、 １４・・・・・・第１の双方向バッファ、１５・・・・
・・第２の双方向バッファ、１６・・・・・・ＤＩＲ信
号、１７・・・・・・第１のＥ信号、１８・・・・・ア
ドレスカウンタ、 １９・・・・・・第１のビクセルカウンタ、２０・・・
・・・第１のブロックカウンタ、２１・・・・・・第１
のＯＥ倍信号 ２２・・・・・・フィールドメモリ、２３・・・・・・
ＷＥ倍信号２４・・・・・・アドレスコンパレータ、２
５・・・・・・第】のアドレス信号、２６・・・・・・
アドレスステップカウンタ回路、２７・・・・・・第２
のアドレス信号、８・・・・・・Ａ＞Ｂ信号、２９・・
・・・・Ａ＜Ｂ信号、０・・・・・・第２のＥ信号、 １・・・・・・第２のピクセルカウンタ、２・・・・・
・第２のブロックカウンタ、３・・・・・・第２のＯＥ
倍信号 ４・・・・・・第３のＯＥ倍信号 ５・・・・・・アドレスセレクタ回路、６・・・・・・
第３のアドレス信号、 ７・・・・・・第４のアドレス信号、 ８・・・・・・第１のレジスタ、 ９・・・・・・第２のレジスタ、 ０・・・・・・コンパレータ回路、４１・・・・・・Ａ
＝Ｂ４Ｗ号、２・・・・・・ＲＯＭ。
図は画像データの転送時のタイミング図、第３図は画像
データの受信時のタイミング図、第４図はアドレスの読
み出し順序を変えるＲＯＭの説明図である。 ｌｌ・・・・・・第１の端子、１２・・・・・・第２の
端子、１３・・・・・・コントロール回路、 １４・・・・・・第１の双方向バッファ、１５・・・・
・・第２の双方向バッファ、１６・・・・・・ＤＩＲ信
号、１７・・・・・・第１のＥ信号、１８・・・・・ア
ドレスカウンタ、 １９・・・・・・第１のビクセルカウンタ、２０・・・
・・・第１のブロックカウンタ、２１・・・・・・第１
のＯＥ倍信号 ２２・・・・・・フィールドメモリ、２３・・・・・・
ＷＥ倍信号２４・・・・・・アドレスコンパレータ、２
５・・・・・・第】のアドレス信号、２６・・・・・・
アドレスステップカウンタ回路、２７・・・・・・第２
のアドレス信号、８・・・・・・Ａ＞Ｂ信号、２９・・
・・・・Ａ＜Ｂ信号、０・・・・・・第２のＥ信号、 １・・・・・・第２のピクセルカウンタ、２・・・・・
・第２のブロックカウンタ、３・・・・・・第２のＯＥ
倍信号 ４・・・・・・第３のＯＥ倍信号 ５・・・・・・アドレスセレクタ回路、６・・・・・・
第３のアドレス信号、 ７・・・・・・第４のアドレス信号、 ８・・・・・・第１のレジスタ、 ９・・・・・・第２のレジスタ、 ０・・・・・・コンパレータ回路、４１・・・・・・Ａ
＝Ｂ４Ｗ号、２・・・・・・ＲＯＭ。
Claims (1)
- 【特許請求の範囲】 画像データを書き込み貯えておくフィールドメモリと、 このフィールドメモリのアドレスを発生させるアドレス
カウンタ回路と、 前記フィールドメモリのアドレスを、とびとびに発生さ
せるアドレスステップカウンタ回路と、前記アドレスカ
ウンタ回路からのアドレスと、前記アドレスステップカ
ウンタ回路からのアドレスとのうちいずれかを切り換え
て、前記フィールドメモリに与えるアドレスセレクタ回
路と、 前記アドレスカウンタ回路からのアドレスと前記アドレ
スステップカウンタ回路からのアドレスを比較するアド
レスコンパレータ回路と、 このアドレスコンパレータ回路での比較結果に基づき、
前記画像データの転送制御を行うコントロール回路 とを備えたことを特徴とする画像データの転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323249A JP2767846B2 (ja) | 1988-12-23 | 1988-12-23 | 画像データの転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323249A JP2767846B2 (ja) | 1988-12-23 | 1988-12-23 | 画像データの転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170283A true JPH02170283A (ja) | 1990-07-02 |
| JP2767846B2 JP2767846B2 (ja) | 1998-06-18 |
Family
ID=18152673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323249A Expired - Lifetime JP2767846B2 (ja) | 1988-12-23 | 1988-12-23 | 画像データの転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767846B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361554A (ja) * | 1986-09-01 | 1988-03-17 | Hitachi Ltd | 画像検索表示システム |
-
1988
- 1988-12-23 JP JP63323249A patent/JP2767846B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361554A (ja) * | 1986-09-01 | 1988-03-17 | Hitachi Ltd | 画像検索表示システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767846B2 (ja) | 1998-06-18 |
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Legal Events
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