JPH07143133A - メモリ共用多層プロトコル処理装置 - Google Patents
メモリ共用多層プロトコル処理装置Info
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- JPH07143133A JPH07143133A JP14797593A JP14797593A JPH07143133A JP H07143133 A JPH07143133 A JP H07143133A JP 14797593 A JP14797593 A JP 14797593A JP 14797593 A JP14797593 A JP 14797593A JP H07143133 A JPH07143133 A JP H07143133A
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- protocol processing
- memory
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Abstract
(57)【要約】
【目的】 階層（レイヤ）構造に基づいたシステムにお
いてシステム全体で要するメモリ量を削減し、またシス
テム全体での処理能力を軽滅すること。 【構成】 階層構造に基づいたデータ通信処理を行う装
置であって、レイヤ１プロトコル処理装置、レイヤ２プ
ロトコル処理装置及びレイヤ３プロトコル処理装置と、
各レイヤプロトコル処理装置と回線との間で入出力さ
れ、ユーザデータ及び各レイヤのプロトコル処理に用い
られるヘッダ情報等のデータを格納する共用メモリと、
を有し、各レイヤプロトコル処理装置のそれぞれは、共
用メモリにアクセス可能に構成され、レイヤ１−レイヤ
２間で行われるフレーム転送やレイヤ２−レイヤ３間で
行われるパケット転送においては共用メモリに格納され
たデータを直接転送することなく、格納された共用メモ
リ上の先頭及び末尾アドレス値により、間接的にデータ
の転送を行う。
いてシステム全体で要するメモリ量を削減し、またシス
テム全体での処理能力を軽滅すること。 【構成】 階層構造に基づいたデータ通信処理を行う装
置であって、レイヤ１プロトコル処理装置、レイヤ２プ
ロトコル処理装置及びレイヤ３プロトコル処理装置と、
各レイヤプロトコル処理装置と回線との間で入出力さ
れ、ユーザデータ及び各レイヤのプロトコル処理に用い
られるヘッダ情報等のデータを格納する共用メモリと、
を有し、各レイヤプロトコル処理装置のそれぞれは、共
用メモリにアクセス可能に構成され、レイヤ１−レイヤ
２間で行われるフレーム転送やレイヤ２−レイヤ３間で
行われるパケット転送においては共用メモリに格納され
たデータを直接転送することなく、格納された共用メモ
リ上の先頭及び末尾アドレス値により、間接的にデータ
の転送を行う。
Description
【０００１】
【産業上の利用分野】本発明は階層構造に基づいたレイ
ヤ１〜レイヤ３のデータ通信処理装置に関し、特に、レ
イヤ１にＡＴＭプロトコルを使用する場合のデータ通信
処埋装置に関する。
ヤ１〜レイヤ３のデータ通信処理装置に関し、特に、レ
イヤ１にＡＴＭプロトコルを使用する場合のデータ通信
処埋装置に関する。
【０００２】
【従来の技術】図４は従来のデータ通信処理装置の構成
を示す図である。従来技術について図４を参照して以下
に説明する。
を示す図である。従来技術について図４を参照して以下
に説明する。
【０００３】図４に示す装置は、レイヤ１プロトコル処
理部２０１，レイヤ２プロトコル処理部２０２，レイヤ
３プロトコル処理部２０３によりレイヤ１〜レイヤ３の
各処理がそれぞれ行われる。レイヤ２プロトコル処理部
２０２およびレイヤ３プロトコル処理部２０３はシステ
ムバス２０４を介してレイヤ２，レイヤ３用回線データ
メモリ２０６と接続され、また、該メモリ２０６の使用
状況を制御するバス競合調停制御部２０７と接続されて
いる。ＡＴＭプロトコルが使用されるレイヤ１プロトコ
ル処理部２０１には、処理に高速性が要求されるためレ
イヤ１専用にレイヤ１用回線データメモリ２０５が設け
られており、これと接続されている。
理部２０１，レイヤ２プロトコル処理部２０２，レイヤ
３プロトコル処理部２０３によりレイヤ１〜レイヤ３の
各処理がそれぞれ行われる。レイヤ２プロトコル処理部
２０２およびレイヤ３プロトコル処理部２０３はシステ
ムバス２０４を介してレイヤ２，レイヤ３用回線データ
メモリ２０６と接続され、また、該メモリ２０６の使用
状況を制御するバス競合調停制御部２０７と接続されて
いる。ＡＴＭプロトコルが使用されるレイヤ１プロトコ
ル処理部２０１には、処理に高速性が要求されるためレ
イヤ１専用にレイヤ１用回線データメモリ２０５が設け
られており、これと接続されている。
【０００４】従来のレイヤ１プロトコル処理部２０１
（ＡＴＭ）及びレイヤ２プロトコル処理部２０２で行わ
れるプロトコル処理では、ユーザデータと各レイヤのヘ
ッダ情報を合わせたデータセグメントを入力データとし
て処理が行われていた。
（ＡＴＭ）及びレイヤ２プロトコル処理部２０２で行わ
れるプロトコル処理では、ユーザデータと各レイヤのヘ
ッダ情報を合わせたデータセグメントを入力データとし
て処理が行われていた。
【０００５】レイヤ１プロトコル処理部２０１では回線
（ユーザ、端末）との間でセル２０８が送受信される。
このときの受信側処理として、受信されたセル２０８は
次レイヤ１用回線データメモリ２０５に格納されレーム
に組み立てられた後、レイヤ２プロトコル処理部２０２
に転送される。送信側処理としてはレイヤ２プロトコル
処理部２０２より送られたフレームがセルに分解され、
セル２０８として出力される。
（ユーザ、端末）との間でセル２０８が送受信される。
このときの受信側処理として、受信されたセル２０８は
次レイヤ１用回線データメモリ２０５に格納されレーム
に組み立てられた後、レイヤ２プロトコル処理部２０２
に転送される。送信側処理としてはレイヤ２プロトコル
処理部２０２より送られたフレームがセルに分解され、
セル２０８として出力される。
【０００６】レイヤ２プロトコル処理部２０２ではレイ
ヤ１プロトコル処理部２０１との間でフレームが送受信
されるが、このときの受信側処理としては入力フレーム
内のヘッダ情報によりレイヤ２プロトコル処理が行わ
れ、この後ヘッダを削除し、パケットとしてレイヤ３プ
ロトコル処理部２０３へ引き渡す。送信側処理としては
レイヤ３プロトコル処理部２０３より引き取ったパケッ
トにヘッダ情報を付加し、フレームとしてレイヤ１プロ
トコル処理部２０１に転送する。
ヤ１プロトコル処理部２０１との間でフレームが送受信
されるが、このときの受信側処理としては入力フレーム
内のヘッダ情報によりレイヤ２プロトコル処理が行わ
れ、この後ヘッダを削除し、パケットとしてレイヤ３プ
ロトコル処理部２０３へ引き渡す。送信側処理としては
レイヤ３プロトコル処理部２０３より引き取ったパケッ
トにヘッダ情報を付加し、フレームとしてレイヤ１プロ
トコル処理部２０１に転送する。
【０００７】以上のように、従来はレイヤ１とレイヤ２
の間ではフレームが直接転送されていた。
の間ではフレームが直接転送されていた。
【０００８】
【発明が解決しようとする課題】上述した従来のデータ
通信処理装置では以下の２点が問題となる。
通信処理装置では以下の２点が問題となる。
【０００９】（１）ユーザデータの２重格納 レイヤ１ではレイヤ１専用の回線入出力データ内ユーザ
データ（この場合フレーム）格納用メモリを要し、レイ
ヤ２及びレイヤ３ではレイヤ２及びレイヤ３用のレイヤ
１と送受されるデータセグメント（フレーム）内ユーザ
データ（パケット）格納用メモリを要していた。
データ（この場合フレーム）格納用メモリを要し、レイ
ヤ２及びレイヤ３ではレイヤ２及びレイヤ３用のレイヤ
１と送受されるデータセグメント（フレーム）内ユーザ
データ（パケット）格納用メモリを要していた。
【００１０】回線データの内容はユーザデータ及び各レ
イヤのヘッダ情報により構成されるが、その大部分はユ
ーザデータにより占められる。このユーザデータは各レ
イヤが参照することのないデータであり、本来各レイヤ
処理部ではそのプロトコル処理に必要とされないもので
ある。この回線データの大部分を占め、かつ、各レイヤ
プロトコルで必要とされないデータをレイヤ１、レイヤ
２で格納するのはシステム全体としてのメモリ量を不必
要に増やすものとなる。
イヤのヘッダ情報により構成されるが、その大部分はユ
ーザデータにより占められる。このユーザデータは各レ
イヤが参照することのないデータであり、本来各レイヤ
処理部ではそのプロトコル処理に必要とされないもので
ある。この回線データの大部分を占め、かつ、各レイヤ
プロトコルで必要とされないデータをレイヤ１、レイヤ
２で格納するのはシステム全体としてのメモリ量を不必
要に増やすものとなる。
【００１１】（２）レイヤ間データ転送による処理能力
の低下 回線データ内の大部分を占めるユーザデータをレイヤ１
−レイヤ２間で転送することにより、プロトコル処理以
外にその転送処理を行うことが必要となり、その分プロ
トコル処理能力を割くことになる。
の低下 回線データ内の大部分を占めるユーザデータをレイヤ１
−レイヤ２間で転送することにより、プロトコル処理以
外にその転送処理を行うことが必要となり、その分プロ
トコル処理能力を割くことになる。
【００１２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、階層（レイ
ヤ）構造に基づいたシステムにおいてレイヤ１（ＡＴ
Ｍ）、レイヤ２、レイヤ３の３層のプロトコル処理を行
う際、システム全体で要するメモリ量を削減し、またシ
ステム全体での処理能力を軽滅することを目的とする。
る問題点に鑑みてなされたものであって、階層（レイ
ヤ）構造に基づいたシステムにおいてレイヤ１（ＡＴ
Ｍ）、レイヤ２、レイヤ３の３層のプロトコル処理を行
う際、システム全体で要するメモリ量を削減し、またシ
ステム全体での処理能力を軽滅することを目的とする。
【００１３】
【課題を解決するための手段】本発明のメモリ共用多層
プロトコル処理装置は、階層構造に基づいたデータ通信
処理を行う装置であって、レイヤ１プロトコル処理装
置、レイヤ２プロトコル処理装置及びレイヤ３プロトコ
ル処理装置と、各レイヤプロトコル処理装置と回線との
間で入出力され、ユーザデータ及び各レイヤのプロトコ
ル処理に用いられるヘッダ情報等のデータを格納する共
用メモリと、を有し、各レイヤプロトコル処理装置のそ
れぞれは、前記共用メモリにアクセス可能に構成され、
レイヤ１−レイヤ２間で行われるフレーム転送やレイヤ
２−レイヤ３間で行われるパケット転送においては共用
メモリに格納されたデータを直接転送することなく、格
納された共用メモリ上の先頭及び末尾アドレス値によ
り、間接的にデータの転送を行うことを特徴とする。
プロトコル処理装置は、階層構造に基づいたデータ通信
処理を行う装置であって、レイヤ１プロトコル処理装
置、レイヤ２プロトコル処理装置及びレイヤ３プロトコ
ル処理装置と、各レイヤプロトコル処理装置と回線との
間で入出力され、ユーザデータ及び各レイヤのプロトコ
ル処理に用いられるヘッダ情報等のデータを格納する共
用メモリと、を有し、各レイヤプロトコル処理装置のそ
れぞれは、前記共用メモリにアクセス可能に構成され、
レイヤ１−レイヤ２間で行われるフレーム転送やレイヤ
２−レイヤ３間で行われるパケット転送においては共用
メモリに格納されたデータを直接転送することなく、格
納された共用メモリ上の先頭及び末尾アドレス値によ
り、間接的にデータの転送を行うことを特徴とする。
【００１４】
【作用】回線入出力データ格納用の共用メモリが各レイ
ヤプロトコル処理装置がアクセス可能に構成され、レイ
ヤ１−レイヤ２間のフレーム転送がフレーム自体ではな
く、共用メモリに格納されたアドレスにより間接的に転
送されるので、回線入出力データ格納用のメモリを１つ
にまとめられることとなる。
ヤプロトコル処理装置がアクセス可能に構成され、レイ
ヤ１−レイヤ２間のフレーム転送がフレーム自体ではな
く、共用メモリに格納されたアドレスにより間接的に転
送されるので、回線入出力データ格納用のメモリを１つ
にまとめられることとなる。
【００１５】また、レイヤ１−レイヤ２間の転送データ
量が減るので、両プロトコル処理部でデータ転送に要し
ていた処理が軽減される。
量が減るので、両プロトコル処理部でデータ転送に要し
ていた処理が軽減される。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の一実施例の構成を示す図で
あり、本発明に基づいたレイヤ１〜３プロトコル処理装
置のプロック構成の慨略及びデータの流れを示したもの
である。
あり、本発明に基づいたレイヤ１〜３プロトコル処理装
置のプロック構成の慨略及びデータの流れを示したもの
である。
【００１８】本実施例は、レイヤ１プロトコル処理部１
０１，レイヤ２プロトコル処理部１０２，レイヤ３プロ
トコル処理部１０３によりレイヤ１〜レイヤ３の各処理
がそれぞれ行われる。各プロトコル処理部はシステムバ
ス１０４を介して共用メモリ１０５と接続され、また、
該共用メモリ１０５の使用を制御するバス競合調停制御
部１０６と接続されている。
０１，レイヤ２プロトコル処理部１０２，レイヤ３プロ
トコル処理部１０３によりレイヤ１〜レイヤ３の各処理
がそれぞれ行われる。各プロトコル処理部はシステムバ
ス１０４を介して共用メモリ１０５と接続され、また、
該共用メモリ１０５の使用を制御するバス競合調停制御
部１０６と接続されている。
【００１９】なお、図中の各符号のそれぞれは以下の内
容を示すものである。
容を示すものである。
【００２０】ａ０：パケット先頭アドレス ａ１：パケット末尾アドレス Ａ０：フレーム先頭アドレス Ａ１：フレーム末尾アドレス Ｌ２Ｃ：レイヤ３プロトコル処理部１０３からレイヤ２
プロトコル処理部１０２へのコマンド Ｌ２Ｓ：レイヤ２プロトコル処理部１０２からレイヤ３
プロトコル処理部１０３への状態報告 Ｌ１Ｃ：レイヤ２プロトコル処理部１０２からレイヤ１
プロトコル処理部１０１へのコマンド Ｌ１Ｓ：レイヤ１プロトコル処理部１０１からレイヤ２
プロトコル処理部１０２への状態報告 Ｘ０：Ｌ２Ｃ格納アドレス Ｘ１：Ｌ２Ｓ格納アドレス Ｘ２：Ｌ１Ｃ格納アドレス Ｘ３：Ｌ１Ｓ格納アドレス 本発明においては、従来構成からの変更の実現が課題解
決の手段となる。
プロトコル処理部１０２へのコマンド Ｌ２Ｓ：レイヤ２プロトコル処理部１０２からレイヤ３
プロトコル処理部１０３への状態報告 Ｌ１Ｃ：レイヤ２プロトコル処理部１０２からレイヤ１
プロトコル処理部１０１へのコマンド Ｌ１Ｓ：レイヤ１プロトコル処理部１０１からレイヤ２
プロトコル処理部１０２への状態報告 Ｘ０：Ｌ２Ｃ格納アドレス Ｘ１：Ｌ２Ｓ格納アドレス Ｘ２：Ｌ１Ｃ格納アドレス Ｘ３：Ｌ１Ｓ格納アドレス 本発明においては、従来構成からの変更の実現が課題解
決の手段となる。
【００２１】すなわち、以下の２点の実現である。
【００２２】（１）レイヤ１プロトコル処理部をバスに
接続する 従来レイヤ１プロトコル専用であったメモリがバスに接
続された各プロトコル共用のメモリとなるのでレイヤ１
処理部にバスシーケンス（バス獲得／解放）処理回路を
追加する。
接続する 従来レイヤ１プロトコル専用であったメモリがバスに接
続された各プロトコル共用のメモリとなるのでレイヤ１
処理部にバスシーケンス（バス獲得／解放）処理回路を
追加する。
【００２３】（２）フレームからアドレスへのレイヤ１
−レイヤ２間インタフェースの変更 従来のレイヤ１（ＡＴＭ）及びレイヤ２間で直接フレー
ムの受け渡しを行っていたので、これを共用メモリの先
頭アドレス及び末尾アドレスによりフレームの受け渡し
を間接的に行うよう変更する。
−レイヤ２間インタフェースの変更 従来のレイヤ１（ＡＴＭ）及びレイヤ２間で直接フレー
ムの受け渡しを行っていたので、これを共用メモリの先
頭アドレス及び末尾アドレスによりフレームの受け渡し
を間接的に行うよう変更する。
【００２４】上記のことを実現するための本実施例にお
ける装置構成及び処理シーケンスの特徴的な部分につい
て以下に記す。
ける装置構成及び処理シーケンスの特徴的な部分につい
て以下に記す。
【００２５】（１）装置構成 本実施例は、図４に示した従来例ではレイヤ１用のプロ
トコル処理部が専用に使用していたフレーム格納メモリ
をバスに接続したことが大きな変更点となる。
トコル処理部が専用に使用していたフレーム格納メモリ
をバスに接続したことが大きな変更点となる。
【００２６】レイヤ１〜３各々のプロトコル処理部とそ
れらが使用する共用のメモリが互いにアクセス可能なよ
うにバスに接続される。各プロトコル処埋部がバス使用
の際、衝突しないようバス競合調停制御部１０６が各々
と接続される。各レイヤ間では入出力回線データ自体を
直接転送するのではなく、共用メモリにそれが格納され
たアドレスにより間接的に転送される。アドレスは例え
ば図１における各レイヤ間のプリミティブ（Ｌ２Ｃ，Ｌ
２Ｓ，Ｌ１Ｃ，Ｌ１Ｓ）に含めるような形で行われる。
れらが使用する共用のメモリが互いにアクセス可能なよ
うにバスに接続される。各プロトコル処埋部がバス使用
の際、衝突しないようバス競合調停制御部１０６が各々
と接続される。各レイヤ間では入出力回線データ自体を
直接転送するのではなく、共用メモリにそれが格納され
たアドレスにより間接的に転送される。アドレスは例え
ば図１における各レイヤ間のプリミティブ（Ｌ２Ｃ，Ｌ
２Ｓ，Ｌ１Ｃ，Ｌ１Ｓ）に含めるような形で行われる。
【００２７】上記の構成とするためには、フレーム格納
メモリアクセスの前にバス獲得要求をバス競合調停制御
部に出力する回路を追加する必要があるが、この回路と
して従来より用いられているレイヤ３用及びレイヤ２用
のプロトコル処理部と同じ回路をそのまま用い、バス競
合調停制御部をレイヤ３用及びレイヤ２用のプロトコル
処理部の２者調停であったものをレイヤ１用のプロトコ
ル処理部も加えた３者調停にすれば変更量も少なく実現
することができ、さらに、競合の優先順位においてレイ
ヤ１を最高位におけば、レイヤ１プロトコル処理部は共
用メモリが専用に近い状態で使用できることになり、従
来回路とほぼ同じものを用いることができる。
メモリアクセスの前にバス獲得要求をバス競合調停制御
部に出力する回路を追加する必要があるが、この回路と
して従来より用いられているレイヤ３用及びレイヤ２用
のプロトコル処理部と同じ回路をそのまま用い、バス競
合調停制御部をレイヤ３用及びレイヤ２用のプロトコル
処理部の２者調停であったものをレイヤ１用のプロトコ
ル処理部も加えた３者調停にすれば変更量も少なく実現
することができ、さらに、競合の優先順位においてレイ
ヤ１を最高位におけば、レイヤ１プロトコル処理部は共
用メモリが専用に近い状態で使用できることになり、従
来回路とほぼ同じものを用いることができる。
【００２８】本実施例は、競合調停制御部を３者調停の
ものとし、また、共用メモリ１０５の競合の優先順位と
してレイヤ１プロトコル処理部１０１が最優先となるよ
うに構成されている。
ものとし、また、共用メモリ１０５の競合の優先順位と
してレイヤ１プロトコル処理部１０１が最優先となるよ
うに構成されている。
【００２９】（２）処理シーケンス 次に、レイヤ１−レイヤ２間で直接フレームの受け渡し
を行っていたものを共用メモリにフレームが格納された
アドレスにより間接的に受け渡しを行う実施例について
記す。アドレスの受け渡しにおいて次の２点が装置構成
及び処理手順上の考慮点となる。
を行っていたものを共用メモリにフレームが格納された
アドレスにより間接的に受け渡しを行う実施例について
記す。アドレスの受け渡しにおいて次の２点が装置構成
及び処理手順上の考慮点となる。
【００３０】：レイヤ１−レイヤ２間のフレーム格納
アドレスの転送方法 ：フレーム格納アドレスの管理をどこで行うか についてはレイヤ１−レイヤ２間で直接転送を行う方
法や、共用メモリを介して行う方法等の物理的な選択
と、フレーム格納アドレスをどのようなデータフォーマ
ットにして転送するか（例えば、アドレスのみの転送
か、もしくは、他のプリミティブと合わせての転送か
等）という論理的な選択に大別出来る。
アドレスの転送方法 ：フレーム格納アドレスの管理をどこで行うか についてはレイヤ１−レイヤ２間で直接転送を行う方
法や、共用メモリを介して行う方法等の物理的な選択
と、フレーム格納アドレスをどのようなデータフォーマ
ットにして転送するか（例えば、アドレスのみの転送
か、もしくは、他のプリミティブと合わせての転送か
等）という論理的な選択に大別出来る。
【００３１】本実施例では物理的には共用メモリを介し
て、論理的には他のプリミティブと合わせる方法が示さ
れている。例えば、レイヤ１プロトコル処理部１０１が
フレーム組み立てを完了した時、レイヤ２プロトコル処
理部１０２に現在の状態を報告するためのＬ１Ｓ起動信
号を出力する。これを受けたレイヤ２プロトコル処理部
は、あらかじめ決められたＬ１Ｓ格納アドレスＸ３にＬ
１Ｓを読みに行く。Ｌ１Ｓの内容はプリミティブとして
組み立て完了が表示されるもので、併せてフレーム格納
アドレスを示すフレーム先頭アドレスＡ０，フレーム末
尾アドレスＡ１も示されている。
て、論理的には他のプリミティブと合わせる方法が示さ
れている。例えば、レイヤ１プロトコル処理部１０１が
フレーム組み立てを完了した時、レイヤ２プロトコル処
理部１０２に現在の状態を報告するためのＬ１Ｓ起動信
号を出力する。これを受けたレイヤ２プロトコル処理部
は、あらかじめ決められたＬ１Ｓ格納アドレスＸ３にＬ
１Ｓを読みに行く。Ｌ１Ｓの内容はプリミティブとして
組み立て完了が表示されるもので、併せてフレーム格納
アドレスを示すフレーム先頭アドレスＡ０，フレーム末
尾アドレスＡ１も示されている。
【００３２】は装置における処理シーケンスに影響を
与えるものである。例えば、レイヤ３プロトコル処理部
１０３にてメモリ管理を行う場合には、レイヤ３からレ
イヤ２へ、レイヤ２からレイヤ１へと順に受信データ用
メモリアドレス（空エリア）、送信データ用メモリ（デ
ータが格納されているエリア）が伝えられる。
与えるものである。例えば、レイヤ３プロトコル処理部
１０３にてメモリ管理を行う場合には、レイヤ３からレ
イヤ２へ、レイヤ２からレイヤ１へと順に受信データ用
メモリアドレス（空エリア）、送信データ用メモリ（デ
ータが格納されているエリア）が伝えられる。
【００３３】図２はレイヤ３プロトコル処理部１０３に
てアドレス管理を行う場合の受信側処理シーケンスを示
す図であり、図３は同様のアドレス管理による送信側処
理シーケンスを示す図である。
てアドレス管理を行う場合の受信側処理シーケンスを示
す図であり、図３は同様のアドレス管理による送信側処
理シーケンスを示す図である。
【００３４】まず、図２を参照して受信時の処理につい
て説明する。
て説明する。
【００３５】回線より有効なセルが受信され、該セルを
受信するためのアドレス要求がレイヤ１プロトコル処理
部１０１からレイヤ２プロトコル処理部１０２を介して
送られてくると、レイヤ３プロトコル処理部１０３はこ
れを処理するために空エリアの検索を行う。この後、上
記の検索された結果である空エリアを示すアドレスをレ
イヤ２プロトコル処理部１０２を介してレイヤ１プロト
コル処理部１０１へ送出する。レイヤ１プロトコル処理
部１０１では、該指示に示されるアドレスからフレーム
に組み立てるレイヤ１プロトコル処理を行った後に、該
組み立てたフレームの長さを示す末尾アドレスをレイヤ
２プロトコル処理部１０２に通知する。レイヤ２プロト
コル処理部１０２ではフレームが組み立てられた先頭ア
ドレスからフレーム終端までのレイヤ２プロトコル処理
を行ってパケットとし、パケットを受信したことおよび
パケットが格納されたアドレスをレイヤ３プロトコル処
理部１０３へ通知する。これを受けてレイヤ３プロトコ
ル処理部１０３ではレイヤ３プロトコル処理を行う。
受信するためのアドレス要求がレイヤ１プロトコル処理
部１０１からレイヤ２プロトコル処理部１０２を介して
送られてくると、レイヤ３プロトコル処理部１０３はこ
れを処理するために空エリアの検索を行う。この後、上
記の検索された結果である空エリアを示すアドレスをレ
イヤ２プロトコル処理部１０２を介してレイヤ１プロト
コル処理部１０１へ送出する。レイヤ１プロトコル処理
部１０１では、該指示に示されるアドレスからフレーム
に組み立てるレイヤ１プロトコル処理を行った後に、該
組み立てたフレームの長さを示す末尾アドレスをレイヤ
２プロトコル処理部１０２に通知する。レイヤ２プロト
コル処理部１０２ではフレームが組み立てられた先頭ア
ドレスからフレーム終端までのレイヤ２プロトコル処理
を行ってパケットとし、パケットを受信したことおよび
パケットが格納されたアドレスをレイヤ３プロトコル処
理部１０３へ通知する。これを受けてレイヤ３プロトコ
ル処理部１０３ではレイヤ３プロトコル処理を行う。
【００３６】次に、図３を参照して送信時の処理につい
て説明する。
て説明する。
【００３７】レイヤ３プロトコル処理部１０３がパケッ
ト送信要求および該パケットが格納されているアドレス
をレイヤ２プロトコル処理部１０２へ送出すると、レイ
ヤ２プロトコル処理部１０２にてレイヤ２のプロトコル
処理が行われる。この結果、送信パケットに対応するフ
レームが格納されているアドレスが確認されると、該フ
レームを送信する要求を確認したアドレスとともにレイ
ヤ１プロトコル処理部１０１に送出する。レイヤ１プロ
トコル処理部１０１では、指定されたアドレスに格納さ
れているフレームを読み取ってセル１０７に分解するレ
イヤ１プロトコル処理（ＡＴＭプロトコル処理）を行っ
て、これを回線に送出するとともに、レイヤ２プロトコ
ル処理部１０２に対しては送信処理が終了したことを示
す終了通知を送出する。レイヤ２プロトコル処理部１０
２では、送信によって変化した状態変数を更新するレイ
ヤ２プロトコル処理を行い、レイヤ３プロトコル処理部
１０３に対して送信終了通知を行う。レイヤ３プロトコ
ル処理部１０３では状態変数を更新するレイヤ３プロト
コル処理を行い、また、管理するアドレスに空エリアを
追加する処理を行う。
ト送信要求および該パケットが格納されているアドレス
をレイヤ２プロトコル処理部１０２へ送出すると、レイ
ヤ２プロトコル処理部１０２にてレイヤ２のプロトコル
処理が行われる。この結果、送信パケットに対応するフ
レームが格納されているアドレスが確認されると、該フ
レームを送信する要求を確認したアドレスとともにレイ
ヤ１プロトコル処理部１０１に送出する。レイヤ１プロ
トコル処理部１０１では、指定されたアドレスに格納さ
れているフレームを読み取ってセル１０７に分解するレ
イヤ１プロトコル処理（ＡＴＭプロトコル処理）を行っ
て、これを回線に送出するとともに、レイヤ２プロトコ
ル処理部１０２に対しては送信処理が終了したことを示
す終了通知を送出する。レイヤ２プロトコル処理部１０
２では、送信によって変化した状態変数を更新するレイ
ヤ２プロトコル処理を行い、レイヤ３プロトコル処理部
１０３に対して送信終了通知を行う。レイヤ３プロトコ
ル処理部１０３では状態変数を更新するレイヤ３プロト
コル処理を行い、また、管理するアドレスに空エリアを
追加する処理を行う。
【００３８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３９】回線入出力データ格納用のメモリをレイヤ
１〜３共用にし、レイヤ１−レイヤ２間のフレーム転送
をフレーム自体ではなく、共用メモリに格納されたアド
レスにより間接的に転送することにより回線入出力デー
タ格納用のメモリを１つにまとめることにより、装置全
体としての所要メモリ量を削減することができる効果が
ある。
１〜３共用にし、レイヤ１−レイヤ２間のフレーム転送
をフレーム自体ではなく、共用メモリに格納されたアド
レスにより間接的に転送することにより回線入出力デー
タ格納用のメモリを１つにまとめることにより、装置全
体としての所要メモリ量を削減することができる効果が
ある。
【００４０】また、レイヤ１−レイヤ２間の転送データ
量が減ることにより、両プロトコル処理部でデータ転送
に要していた処理を軽減することができ、処理速度を向
上することができる効果がある。
量が減ることにより、両プロトコル処理部でデータ転送
に要していた処理を軽減することができ、処理速度を向
上することができる効果がある。
【図１】本発明の一実施例の構成を示す図である。
【図２】図１に示した実施例の受信時の処理を示すシー
ケンス図である。
ケンス図である。
【図３】図１に示した実施例の送信時の処理を示すシー
ケンス図である。
ケンス図である。
【図４】従来例の構成を示す図である。
１０１ レイヤ１プロトコル処理部 １０２ レイヤ２プロトコル処理部 １０３ レイヤ３プロトコル処理部 １０４ システムバス １０５ 共用メモリ １０６ バス競合調停制御部 １０７ セル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 階層構造に基づいたデータ通信処理を行
う装置であって、 レイヤ１プロトコル処理装置、レイヤ２プロトコル処理
装置及びレイヤ３プロトコル処理装置と、 各レイヤプロトコル処理装置と回線との間で入出力さ
れ、ユーザデータ及び各レイヤのプロトコル処理に用い
られるヘッダ情報等のデータを格納する共用メモリと、
を有し、 各レイヤプロトコル処理装置のそれぞれは、前記共用メ
モリにアクセス可能に構成され、レイヤ１−レイヤ２間
で行われるフレーム転送やレイヤ２−レイヤ３間で行わ
れるパケット転送においては共用メモリに格納されたデ
ータを直接転送することなく、格納された共用メモリ上
の先頭及び末尾アドレス値により、間接的にデータの転
送を行うことを特徴とするメモリ共用多層プロトコル処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797593A JPH07143133A (ja) | 1993-06-18 | 1993-06-18 | メモリ共用多層プロトコル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797593A JPH07143133A (ja) | 1993-06-18 | 1993-06-18 | メモリ共用多層プロトコル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07143133A true JPH07143133A (ja) | 1995-06-02 |
Family
ID=15442339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14797593A Pending JPH07143133A (ja) | 1993-06-18 | 1993-06-18 | メモリ共用多層プロトコル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07143133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625123B1 (en) | 1998-05-15 | 2003-09-23 | Nec Corporation | ATM-cell segmentation and reassembly circuit |
| CN1127833C (zh) * | 1998-09-29 | 2003-11-12 | 日本电气株式会社 | 分组处理设备、分组处理方法和分组交换 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121342A (ja) * | 1986-11-10 | 1988-05-25 | Nec Corp | 通信処理装置の受信バツフア制御方式 |
| JPH01136263A (ja) * | 1987-11-24 | 1989-05-29 | Nec Corp | 通信制御バッファの管理方式 |
| JPH03294949A (ja) * | 1990-04-12 | 1991-12-26 | Sharp Corp | 高速通信バスウインド制御装置 |
-
1993
- 1993-06-18 JP JP14797593A patent/JPH07143133A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121342A (ja) * | 1986-11-10 | 1988-05-25 | Nec Corp | 通信処理装置の受信バツフア制御方式 |
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| JPH03294949A (ja) * | 1990-04-12 | 1991-12-26 | Sharp Corp | 高速通信バスウインド制御装置 |
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| US7130312B1 (en) | 1998-09-29 | 2006-10-31 | Juniper Networks, Inc. | Packet processing apparatus, packet processing method, and packet exchange |
| US7515610B2 (en) | 1998-09-29 | 2009-04-07 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
| US7970012B2 (en) | 1998-09-29 | 2011-06-28 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
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