JPH0216878A - Synchronizing signal generating device - Google Patents
Synchronizing signal generating deviceInfo
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- JPH0216878A JPH0216878A JP16728188A JP16728188A JPH0216878A JP H0216878 A JPH0216878 A JP H0216878A JP 16728188 A JP16728188 A JP 16728188A JP 16728188 A JP16728188 A JP 16728188A JP H0216878 A JPH0216878 A JP H0216878A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
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- Synchronizing For Television (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、映像信号用の垂直同期信号を、外部同期信
号と同期した状態あるいは非同期状態で発生する同期信
号発生装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronization signal generation device that generates a vertical synchronization signal for a video signal in synchronization with or asynchronously with an external synchronization signal.
第２図は従来の同期信号発生装置を示すブロック図であ
る。第２図（ａ）において、１は入力ビデオ信号より垂
直同期信号を分離する同期信号分離回路、２は垂直同期
信号による垂直割込を受付ける垂直割込処理回路、３は
１水平期間内に２度発生する垂直方向カウントイネーブ
ルタイミングに従い垂直期間計測を行う垂直方向カウン
タ、４は垂直方向カウンタ３出力をデコードし、垂直同
期信号および所要のタイミングの信号を出力する垂直方
向組合せ回路、５は外部垂直方向初期化信号と１ビツト
の内部垂直方向初期化信号とを切替える切替回路である
。また第２図（ｂ）において、１５は外部垂直方向初期
化信号と複数ビットの内部垂直方向初期化信号とを切替
える切替回路である。FIG. 2 is a block diagram showing a conventional synchronization signal generator. In FIG. 2(a), 1 is a synchronization signal separation circuit that separates the vertical synchronization signal from the input video signal, 2 is a vertical interrupt processing circuit that accepts vertical interrupts due to the vertical synchronization signal, and 3 is a synchronization signal separation circuit that separates the vertical synchronization signal from the input video signal. 4 is a vertical combination circuit that decodes the output of vertical counter 3 and outputs a vertical synchronization signal and a signal with the required timing; 5 is an external vertical This is a switching circuit that switches between a direction initialization signal and a 1-bit internal vertical direction initialization signal. Further, in FIG. 2(b), 15 is a switching circuit for switching between an external vertical initialization signal and a plurality of bits of internal vertical initialization signals.
次に動作について説明する。入力ビデオ信号が同期信号
分離回路１に入力されて垂直同期信号が分離される。こ
の分離された垂直同期信号は垂直割込処理回路２に入力
されて垂直割込信号の発生が行なわれ、同時に人力垂直
同期信号の再割込マスクが行われる。この再割込マスク
は、所定のタイミング後に垂直方向組合せ回路４より出
力される割込マスク解除信号により解除され、垂直同期
信号中のノイズによる割込をある程度排除させるもので
ある。Next, the operation will be explained. An input video signal is input to a synchronization signal separation circuit 1 and a vertical synchronization signal is separated. This separated vertical synchronization signal is input to the vertical interrupt processing circuit 2 to generate a vertical interrupt signal, and at the same time, re-interruption masking of the manual vertical synchronization signal is performed. This re-interruption mask is canceled by an interrupt mask release signal outputted from the vertical combinational circuit 4 after a predetermined timing, thereby eliminating to some extent interruptions due to noise in the vertical synchronization signal.
次に垂直割込信号により垂直方向カウンタ３が初ｊｊＪ
ｌ化され、垂直方向カウントイネーブル信号に従い垂直
方向のタイミングが計測される。垂直方向カウンタ３の
出力から垂直方向組合せ回路４にて、上記割込マスク解
除信号が出力され、非同期動作用の一巡分周カウントタ
イミング信号が第２図（ａ）の回路の場合は１ビツトで
出力され、第２図（ｂ）の回路の場合は複数ビットでそ
れぞれ出力され、更に第２図（ｂ）の場合は様々な垂直
方向タイミング信号が出力される。Next, the vertical direction counter 3 is set to the first jjJ by the vertical interrupt signal.
vertical direction timing is measured according to the vertical direction count enable signal. The above-mentioned interrupt mask release signal is output from the output of the vertical counter 3 to the vertical combination circuit 4, and the one-round frequency division count timing signal for asynchronous operation is 1 bit in the case of the circuit shown in FIG. 2(a). In the case of the circuit shown in FIG. 2(b), a plurality of bits are outputted, and in the case of FIG. 2(b), various vertical timing signals are outputted.
ここで非同期動作をさせる場合には、第２図（ａ）の場
合は切替回路５、第２図ｆｂ）の場合は切替回路１５に
おいてそれぞれ外部からの垂直割込信号のタイミングで
はなく内部の一巡垂直方向分周カウントタイミング信号
に切替えて動作させ、垂直出力周波数を変化させる場合
には、第２図（ａ）においては垂直方向分周カウンタ３
のカウントイネーブル信号の周波数を変化させ、第２図
（ｂ）においては垂直方向組合せ回路４より送られてく
る一巡分周タイミング信号を選択して切替えることによ
り動作させる。When performing asynchronous operation here, the switching circuit 5 in the case of FIG. 2(a) and the switching circuit 15 in the case of FIG. When switching to the vertical frequency division count timing signal to change the vertical output frequency, the vertical frequency division counter 3 is used in FIG. 2(a).
The frequency of the count enable signal is changed, and in FIG. 2(b), the one-round frequency division timing signal sent from the vertical combination circuit 4 is selected and switched.
従来の同期信号発生装置は以上のように構成されている
ので、垂直出力周波数を変化させる場合に、カウントイ
ネーブル周波数を変えるという手法を採ると水平出力周
波数に変化が生じ、又一巡分周タイミングを変化させる
手法を採ると分周カウンタのオーバフロー動作を抑える
ために、一巡分周タイミングを外部で管理しなければな
らないという問題点があった。Conventional synchronization signal generators are configured as described above, so if you change the count enable frequency when changing the vertical output frequency, the horizontal output frequency will change, and the one-round frequency division timing will change. If a method of changing the frequency is adopted, there is a problem in that the one-round frequency division timing must be managed externally in order to suppress the overflow operation of the frequency division counter.
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、水平出力周波数を変えずに垂直
出力周波数を変化できると共に、外部からタイミングを
選ばずに垂直周波数変化を要求しても分周カウンタオー
バフローを起こすことな（分周カウンタを動作させるこ
とのできる同期信号発生装置を得ることを目的としてい
る。This invention was made in order to solve the above-mentioned problems of the conventional ones. It is possible to change the vertical output frequency without changing the horizontal output frequency, and it is also possible to request the vertical frequency change from outside without choosing the timing. It is an object of the present invention to provide a synchronization signal generator that can operate a frequency division counter without causing an overflow of the frequency division counter.
この発明に係る同期信号発生装置は、一巡分周タイミン
グを変化させる手段を採ることにより垂直出力周波数を
変化させるようにしたものにおいて、一巡分周タイミン
グと外部からの垂直出力周波数変化指令との受付を制御
する受付論理回路を設けたものである。The synchronization signal generator according to the present invention changes the vertical output frequency by changing the one-round frequency division timing, in which the one-round frequency division timing and the reception of the vertical output frequency change command from the outside are provided. It is equipped with an acceptance logic circuit that controls the
この発明は、外部から垂直出力周波数変化指令が一度来
ると、一巡分周タイミングが来るまで当該垂直出力周波
数の変化要求を保持し、一巡分周タイミング変更を実行
した後、垂直出力周波数変化要求を落として再び垂直出
力周波数変化指令を待つという受付論理により分周カウ
ンタにオーバフローが発生するのを抑えている。In this invention, once a vertical output frequency change command is received from the outside, the vertical output frequency change request is held until the one-round frequency division timing comes, and after the one-round frequency division timing change is executed, the vertical output frequency change request is issued. The acceptance logic of dropping the vertical output frequency change command and waiting again for a vertical output frequency change command prevents an overflow from occurring in the frequency division counter.
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による同期信号発生装置を示し、
図において、１は入力ビデオ信号より垂直同期信号を分
離する同期信号分離回路、２は垂直同期信号による垂直
割込を受付ける垂直割込処理回路、３は１水平期間内に
て２度発生する垂直方向カウントイネーブルタイミング
に従い垂直期間計測を行う垂直方向カウンタ、４は垂直
方向カウンタ３出力に基づいて垂直同期信号および所要
のタイミングの信号を出力する垂直方向組合せ回路、１
５は外部垂直方向初期化信号と複数ビットの内部垂直方
向初期化信号とを切替える切替回路、６は本実施例によ
り付加された切替信号発生論理回路（切替信号受付手段
）を示す。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows a synchronization signal generator according to an embodiment of the present invention,
In the figure, 1 is a synchronization signal separation circuit that separates a vertical synchronization signal from an input video signal, 2 is a vertical interrupt processing circuit that accepts vertical interrupts caused by vertical synchronization signals, and 3 is a vertical interrupt processing circuit that occurs twice within one horizontal period. a vertical direction counter that measures a vertical period according to the direction count enable timing; 4 a vertical combination circuit that outputs a vertical synchronization signal and a signal with a required timing based on the output of the vertical counter 3; 1;
Reference numeral 5 indicates a switching circuit for switching between an external vertical initialization signal and a plurality of bits of internal vertical initialization signals, and 6 indicates a switching signal generation logic circuit (switching signal receiving means) added according to this embodiment.
次に動作について説明する。入力ビデオ信号が同期信号
分離回路１に入力されて垂直同期信号が分離される。こ
の分離された垂直同期信号は垂直割込処理回路２に入力
されて垂直割込信号発生、及び入力垂直同期信号の再割
込マスクを行う。この再割込マスクは、所定タイミング
が経過した後に垂直方向組合せ回路４より出力される割
込マスク解除信号により解除され、垂直同期信号中のノ
イズによる割込をある程度排除するものである。Next, the operation will be explained. An input video signal is input to a synchronization signal separation circuit 1 and a vertical synchronization signal is separated. This separated vertical synchronization signal is input to the vertical interrupt processing circuit 2 to generate a vertical interrupt signal and perform re-interrupt masking of the input vertical synchronization signal. This re-interruption mask is canceled by an interrupt mask release signal output from the vertical combinational circuit 4 after a predetermined timing has elapsed, and eliminates to some extent interruptions due to noise in the vertical synchronization signal.
次に垂直割込信号により垂直方向カウンタ３が初期化さ
れ、垂直方向カウントイネーブル信号に従い垂直方向の
タイミングが計測される。垂直方向カウンタ３の出力は
垂直方向組合せ回路４にてデコードされ、」二記割込マ
スク解除信号や、非同期動作用の複数ビットからなる一
巡分周カウントタイミング信号、及び様々な垂直方向タ
イミング信号が出力される。Next, the vertical counter 3 is initialized by the vertical interrupt signal, and the vertical timing is measured according to the vertical count enable signal. The output of the vertical counter 3 is decoded by a vertical combinational circuit 4, and outputs an interrupt mask release signal, a one-round frequency division count timing signal consisting of multiple bits for asynchronous operation, and various vertical timing signals. Output.
ここで、非同期動作をさせる場合には、切替回路１５に
おいて外部からの垂直割込信号のタイミングではなく、
内部の一巡垂直方向分周カウントタイミング信号に切替
えて動作させる訳であるが、この切替において垂直方向
カウンタ３に与えられる初期化信号と、外部より与えら
れる垂直出力周波数変化指令の内ストローブとなる信号
との間に以下に述べるシーケンスロジックによる切替信
号を回路６により発生させる事により、外部からの非同
期である垂直出力周波数変化指令情報を確実に内部ルー
プ動作に伝えている。Here, when performing asynchronous operation, the switching circuit 15 does not depend on the timing of the vertical interrupt signal from the outside,
The operation is performed by switching to the internal one-round vertical direction frequency division count timing signal, and in this switching, the initialization signal given to the vertical direction counter 3 and the signal that becomes the strobe of the vertical output frequency change command given from the outside. By generating a switching signal based on the sequence logic described below between the circuit 6 and the above, the asynchronous vertical output frequency change command information from the outside is reliably transmitted to the internal loop operation.
第３図は第１図中の切替信号発生論理回路６を構成する
論理回路を示し、その動作を第４図のタイミングチャー
トを用いて説明する。第３図において、３１は垂直出力
周波数変化パラメータ入力をラッチする多ビットＤ−Ｔ
ラッチ、３２はう・フチ３１出力Ｑを入力とする正エツ
ジトリガＤＦＦ、３３は９．Ｊ入力圧に入力の正エツジ
トリガ、Ｊ Ｋ ＦＦ、３４は２人力ＮＯＲ回路、３５
は正エツジトリガＤＦＦを示す。FIG. 3 shows a logic circuit constituting the switching signal generation logic circuit 6 in FIG. 1, and its operation will be explained using the timing chart of FIG. 4. In FIG. 3, 31 is a multi-bit D-T that latches the vertical output frequency change parameter input.
Latch, 32, positive edge trigger DFF, 33 inputs the crawl/edge 31 output Q as 9. Positive edge trigger input to J input pressure, J K FF, 34 is 2-person NOR circuit, 35
indicates a positive edge trigger DFF.
第４図において、外部にて変化タイミングが管理されて
いる垂直出力周波数変化要求信号Ｃ２垂直出力周波数変
化パラメータｆとシステムクロ・ツクａとは位相が非同
期の関係にあるので、上記外部よりの人力信号ｆはシス
テムクロックａより十分長い間一定状態を保つものとし
ている。In FIG. 4, since the vertical output frequency change request signal C2 whose change timing is controlled externally, the vertical output frequency change parameter f and the system clock a are out of phase synchronization, It is assumed that the signal f remains constant for a sufficiently longer time than the system clock a.
先ず、リセット状態からスタートすると、垂直出力周波
数変化要求信号Ｃの“Ｌ”レベルを要求Ｆ Ｆ３３が同
１ｊｌｌサンプルして該要求ＦＦ３３のＱ出力ｄは“１
７゛となり、垂直出力周波数変化パラメータラッチ３１
は出力ｇを更新しなくなる。その後、垂直方向カウンタ
初期化信号すの“Ｌ ”が来ると、要求Ｆ Ｆ ３３出
力煮とのＮ０Ｒ３４論理により受付ＦＦ３５のＱ出力ｅ
が“Ｈ”になる。First, when starting from the reset state, the request FF33 samples the "L" level of the vertical output frequency change request signal C, and the Q output d of the request FF33 becomes "1".
7゛, vertical output frequency change parameter latch 31
will no longer update the output g. After that, when the vertical direction counter initialization signal ``L'' comes, the Q output e of the reception FF 35 is output according to the N0R34 logic with the request FF 33 output.
becomes “H”.
受付ＦＦ３５のＱ出力ｅの正エツジ変化により切替信号
出力ＤＦＦ３２は垂直出力周波数変化パラメータラッチ
３１出力内容に出力りを更新する。Due to the positive edge change of the Q output e of the reception FF 35, the switching signal output DFF 32 updates the output to the output content of the vertical output frequency change parameter latch 31.
次のクロックサイクルにて要求ＦＦ３３のＱ出力ｄは°
“トドとなりこの切替信号受付論理は初期状態に戻り、
再び垂直出力周波数変化パラメータ内容がラッチ３１出
力ｇに現れ始める。In the next clock cycle, the Q output d of the request FF33 is °
“This switching signal reception logic returns to the initial state,
The vertical output frequency change parameter content begins to appear again at the latch 31 output g.
このように、本実施例によれば、外部から垂直出力周波
数変化指令が一度くると分周外部初期化タイミングが来
るまで当該垂直出力周波数の変化要求を保持し、分周カ
ウンタ初期化タイミングにて一巡分周タイミング変更を
実行した後、垂直出力周波数変化要求を落として再び垂
直出力周波数指令を待つという受付論理を設けるように
したので、垂直出力周波数変化パラメータラッチ３１の
出力変化タイミングｇと切替信号出力３２更新タイミン
グｈは絶えず１システムクロックサイクル以上は前後に
マージンを持つことが出来る。又垂直方向カウンタの初
期化信号の直後に上記動作を行うので、垂直方向カウン
タのオーバランは起こらない。In this way, according to this embodiment, once a vertical output frequency change command is received from the outside, the vertical output frequency change request is held until the frequency division external initialization timing comes, and at the frequency division counter initialization timing. After executing the one-round frequency division timing change, we have provided an acceptance logic that drops the vertical output frequency change request and waits for the vertical output frequency command again, so that the output change timing g of the vertical output frequency change parameter latch 31 and the switching signal The update timing h of the output 32 can always have a margin of one system clock cycle or more before and after. Furthermore, since the above operation is performed immediately after the vertical counter initialization signal, no overrun of the vertical counter occurs.
なお上記実施例では、切替信号発生論理回路を第３図の
回路にて実現したものを示したが、第４図のタイミング
さえ満足すれば別構成の回路で実現してもよいことは言
うまでもない。In the above embodiment, the switching signal generation logic circuit is realized by the circuit shown in FIG. 3, but it goes without saying that it may be realized by a circuit with a different configuration as long as the timing shown in FIG. 4 is satisfied. .
以上のように、この発明に係る同期信号発生装置によれ
ば、一巡分周タイミング信号に所定の変化が生じるまで
垂直出力周波数変化指令を保持する手段を設けるように
したので、水平出力周波数の変化を起こさず、また、分
周カウンタにオーバフローを発生することがなり、確実
な動作を行えるものが得られる効果がある。As described above, according to the synchronization signal generator according to the present invention, since a means for holding the vertical output frequency change command until a predetermined change occurs in the one-round frequency division timing signal is provided, a change in the horizontal output frequency This has the effect of providing reliable operation without causing overflow in the frequency division counter.
第１図はこの発明の一実施例による同期信号発生装置の
ブロック図、第２図は従来のブロック図、第３図は第１
図のブロック６の内部論理回路を示す図、第４図は第３
図の回路動作を説明するタイミングチャート図である。
図において、１は同期信号分離回路、２は垂直割込処理
回路、３は垂直方向カウンタ、４は垂直方向組合せ回路
、５は切替回路、６は切替信号発生論理回路、１５は切
替回路である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of a synchronizing signal generator according to an embodiment of the present invention, FIG. 2 is a block diagram of a conventional synchronizing signal generator, and FIG.
Figure 4 shows the internal logic circuit of block 6 in the figure.
FIG. 3 is a timing chart diagram illustrating the operation of the circuit shown in the figure. In the figure, 1 is a synchronization signal separation circuit, 2 is a vertical interrupt processing circuit, 3 is a vertical counter, 4 is a vertical combination circuit, 5 is a switching circuit, 6 is a switching signal generation logic circuit, and 15 is a switching circuit. . Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
るいは非同期状態にて同期信号を発生する装置であって
、 入力ビデオ信号より垂直同期信号を分離する同期信号分
離回路と、 垂直同期信号を入力として垂直割込信号を発生する垂直
割込処理回路と、 垂直割込信号により初期化され１垂直期間を測る垂直方
向カウンタと、 一巡分周タイミング信号に応じたタイミングで動作し上
記垂直方向カウンタ出力をデコードして垂直同期信号お
よび所要のタイミングを出力する垂直方向組合せ回路と
、 該垂直方向組合せ回路より出力される複数の一巡分周タ
イミング信号および垂直割込信号の選択切替を行ない上
記垂直方向カウンタを動作させる切替回路とを備えた同
期信号発生装置において、上記一巡分周タイミング信号
に所定の変化が生じるまで、上記切替回路を切替えるた
めの垂直出力周波数変化指令を保持するように制御する
切替信号受付手段を備えたことを特徴とする同期信号発
生装置。(1) A device that generates a synchronization signal in synchronization with or asynchronously with an externally input video signal, which includes a synchronization signal separation circuit that separates a vertical synchronization signal from the input video signal, and an input of the vertical synchronization signal. a vertical interrupt processing circuit that generates a vertical interrupt signal as a vertical interrupt signal; a vertical counter that is initialized by the vertical interrupt signal and measures one vertical period; and an output of the vertical counter that operates at a timing according to the one-round frequency division timing signal. a vertical combination circuit that decodes and outputs a vertical synchronization signal and a required timing; and a vertical combination circuit that selects and switches among a plurality of one-round frequency division timing signals and vertical interrupt signals output from the vertical combination circuit and outputs a vertical synchronization signal and a required timing. and a switching circuit that operates the switching circuit, the switching signal controlling the switching circuit to hold a vertical output frequency change command for switching the switching circuit until a predetermined change occurs in the round frequency division timing signal. A synchronization signal generation device characterized by comprising reception means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16728188A JPH0216878A (en) | 1988-07-05 | 1988-07-05 | Synchronizing signal generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16728188A JPH0216878A (en) | 1988-07-05 | 1988-07-05 | Synchronizing signal generating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216878A true JPH0216878A (en) | 1990-01-19 |
Family
ID=15846840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16728188A Pending JPH0216878A (en) | 1988-07-05 | 1988-07-05 | Synchronizing signal generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216878A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101294927B1 (en) * | 2008-11-17 | 2013-08-08 | 시케이디 가부시키가이샤 | Fluid control valve |
-
1988
- 1988-07-05 JP JP16728188A patent/JPH0216878A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101294927B1 (en) * | 2008-11-17 | 2013-08-08 | 시케이디 가부시키가이샤 | Fluid control valve |
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