JP2591201B2 - Signal switching device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は入力信号のうち切替信号に対応する入力信号
を出力する信号切替装置に関し、さらに詳しくは現在出
力中のパルス信号の変化に同期して出力信号を遮断し、
切替信号に対応する入力パルス信号の波形の変化に同期
して該パルスの出力を開始する信号切替装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal switching device that outputs an input signal corresponding to a switching signal among input signals, and more particularly, to a signal switching device that synchronizes with a change in a pulse signal that is currently being output. To cut off the output signal,
The present invention relates to a signal switching device that starts outputting a pulse in synchronization with a change in the waveform of an input pulse signal corresponding to a switching signal.
［従来の技術および発明が解決しようとする課題］ 従来から繰り返し周波数の異なる複数のパルス信号か
ら切替信号に対応するパルス信号を選択し導出させる信
号切替装置が用いられている。たとえば、繰り返し周波
数の異なる基準パルス信号を複数用意し、それらの基準
信号のいずれかを切替信号に対応して選択することによ
り、マイクロコンピュータに与えるクロック周波数を変
え、マイクロコンピュータの処理速度を切替えることが
できる。切替信号に即応してパルス信号を切替える従来
の信号切替においては、切替信号と各パルス信号とが同
期していないので、パルス信号の切替時において、パル
ス幅の極めて短い、いわゆるハザードと呼ばれるパルス
が出力される。このハザードはパルス幅が極めて短いの
で、極めて高い周波数成分を有し、他の回路にノイズを
誘導させる原因となる。また、マイクロコンピュータな
どの電子回路の入力段においては、通常最小入力パルス
幅が規定されており、この最小パルス幅より短いパルス
信号が入力されると、正常な動作を行なうことができ
ず、誤動作の原因となる。[Prior Art and Problems to be Solved by the Invention] Conventionally, a signal switching device that selects and derives a pulse signal corresponding to a switching signal from a plurality of pulse signals having different repetition frequencies has been used. For example, by preparing a plurality of reference pulse signals having different repetition frequencies and selecting one of the reference signals in accordance with the switching signal, changing the clock frequency given to the microcomputer and switching the processing speed of the microcomputer. Can be. In the conventional signal switching in which the pulse signal is switched in response to the switching signal, since the switching signal and each pulse signal are not synchronized, when switching the pulse signal, a pulse having a very short pulse width, a so-called hazard, is generated. Is output. Since this hazard has a very short pulse width, it has an extremely high frequency component and causes noise to be induced in other circuits. In the input stage of an electronic circuit such as a microcomputer, a minimum input pulse width is usually specified. If a pulse signal shorter than the minimum pulse width is input, a normal operation cannot be performed and a malfunction may occur. Cause.
本発明は、上述した問題点を解決するためになされた
もので、パルス信号を切替える際にハザードの発生を有
効に防止する信号切替装置を提供する。The present invention has been made to solve the above-described problem, and provides a signal switching device that effectively prevents occurrence of a hazard when switching a pulse signal.
［課題を解決するための手段］ 本願発明は、複数のパルス信号から切替信号に対応す
るパルス信号を選択する信号切替装置において、現在出
力されている出力パルス信号と前記切替信号に対応する
パルス信号とが異なる場合であって、前記切替信号を受
信した後現在選択されているパルス信号の予め定める遷
移が発生すると前記出力パルス信号の出力を遮断する出
力制御信号を導出する切替信号受付手段と、前記出力制
御信号に応答して、現在選択されているパルス信号の予
め定める遷移が発生すると前記切替信号をラッチし、ラ
ッチされた切替信号を導出する切替信号ラッチ手段と、
前記ラッチされた切替信号に応答して、前記複数のパル
ス信号のうち選択されたパルス信号を導出する信号切替
手段と、前記出力制御信号が出力される間前記選択され
たパルス信号の出力を遮断する遮断手段と、から構成さ
れ、前記ラッチされた切替信号が出力された後前記選択
されたパルス信号の予め定める遷移が発生すると、前記
切替信号受付手段は前記出力制御信号の出力を停止する
ことを特徴とする信号切替装置である。Means for Solving the Problems The present invention relates to a signal switching device for selecting a pulse signal corresponding to a switching signal from a plurality of pulse signals, and a currently output pulse signal and a pulse signal corresponding to the switching signal. In the case where is different, the switching signal receiving means for deriving an output control signal for cutting off the output of the output pulse signal when a predetermined transition of the currently selected pulse signal occurs after receiving the switching signal, In response to the output control signal, when a predetermined transition of the currently selected pulse signal occurs, the switching signal is latched, and switching signal latching means for deriving the latched switching signal,
A signal switching unit for deriving a pulse signal selected from the plurality of pulse signals in response to the latched switching signal; and interrupting output of the selected pulse signal while the output control signal is output And when a predetermined transition of the selected pulse signal occurs after the latched switching signal is output, the switching signal receiving means stops outputting the output control signal. A signal switching device characterized by the following.
［作用］ 切替信号が信号切替装置に与えられると、切替信号受
付手段は切替信号が現在出力しているパルス信号に対応
しているかどうかを判断し、異なる場合は切替信号が与
えられた後に、現在出力しているパルス信号の予め定め
る遷移（実施例では時刻t2）で出力制御信号（56）を導
出する。この出力制御信号は、遮断手段（５）に与えら
れ、出力パルス信号はその出力を停止する。[Operation] When the switching signal is given to the signal switching device, the switching signal accepting unit determines whether the switching signal corresponds to the pulse signal that is currently being output. An output control signal (56) is derived at a predetermined transition (time t2 in the embodiment) of the currently output pulse signal. This output control signal is supplied to the cutoff means (5), and the output pulse signal stops its output.
次に、出力制御信号が出力されると、切替信号ラッチ
手段は、現在出力しているパルス信号の予め定める遷移
（時刻t3）で切替信号をラッチし、ラッチした切替信号
を導出する。このラッチした切替信号は信号切替手段に
与えられ、信号切替装置に与えられる複数のパルス信号
のうち対応するパルス信号に切り替え、その出力は遮断
手段（５）に与えられる。この段階では、依然として出
力制御信号が遮断手段（５）に与えられているので、選
択されたパルス信号は、出力されない。Next, when the output control signal is output, the switching signal latch unit latches the switching signal at a predetermined transition (time t3) of the currently output pulse signal, and derives the latched switching signal. The latched switching signal is supplied to the signal switching means, and is switched to a corresponding pulse signal among a plurality of pulse signals supplied to the signal switching device, and the output is supplied to the interruption means (5). At this stage, the selected pulse signal is not output because the output control signal is still being supplied to the blocking means (5).
パルス信号が信号切替手段で切り替えられた後に選択
されたパルス信号の予め定める遷移（t4）が発生する
と、その遷移は切替信号受付手段に与えられ、出力制御
信号の出力が停止される。この停止により遮断手段によ
り出力が遮断されていた選択されたパルス信号が出力さ
れ、信号の切り替えが完了する。When a predetermined transition (t4) of the selected pulse signal occurs after the pulse signal is switched by the signal switching unit, the transition is given to the switching signal receiving unit, and the output of the output control signal is stopped. By this stop, the selected pulse signal whose output has been cut off by the cut-off means is output, and the switching of the signal is completed.
［実施例］ 第１図は本発明の一実施例である信号切替装置１のブ
ロック図である。繰り返し周波数の異なるパルス１およ
びパルス２が入力信号ライン51,52を介して信号切替手
段である信号切替回路２に入力される。信号切替回路２
は切替信号ライン53上の切替信号に対応して信号ライン
58に出力される制御信号によってパルス１またはパルス
２のいずれかが選択され信号ライン55上に出力され、理
論和回路５の一方の入力5aに印加される。論理和回路５
の他方の入力5bには切替信号受付回路３から送出される
出力制御信号が与えられ、信号ライン55上のパルス信号
の導通／遮断を制御する。すなわち、論理和回路５の他
方の入力5bに与えられた出力制御信号がローレベルの場
合、論理和回路５から出力パルス信号が送出され、ハイ
レベルの場合に出力は遮断される。Embodiment FIG. 1 is a block diagram of a signal switching device 1 according to one embodiment of the present invention. Pulses 1 and 2 having different repetition frequencies are input to a signal switching circuit 2 as signal switching means via input signal lines 51 and 52. Signal switching circuit 2
Is a signal line corresponding to the switching signal on the switching signal line 53.
Either pulse 1 or pulse 2 is selected by the control signal output to 58, output on the signal line 55, and applied to one input 5a of the logical sum circuit 5. OR circuit 5
The other input 5b is supplied with an output control signal sent from the switching signal receiving circuit 3, and controls the conduction / cutoff of the pulse signal on the signal line 55. That is, when the output control signal applied to the other input 5b of the OR circuit 5 is at a low level, an output pulse signal is sent from the OR circuit 5, and when the output control signal is at a high level, the output is cut off.
切替信号受付回路３は前述の出力パルス信号の導通／
遮断を制御する出力制御信号を発生する回路である。切
替信号ライン53上に切替信号が送出されると、切替信号
受付回路３は前記切替信号を受信しその受信時から予め
定める時間経過後出力パルス信号を遮断するための出力
制御信号を信号ライン56上に導出する。この出力制御信
号は切替信号ラッチ回路４にも与えられ、この出力制御
信号が出力された時点における切替信号を記憶する。す
なわち、切替信号ラッチ回路４は切替信号の極性を記憶
することにより次に切替えるべき信号の極性を決定す
る。切替信号ラッチ回路４に記憶された切替信号は信号
ライン58を介して信号切替回路２に与えられるとともに
切替信号受付回路３へも出力される。信号切替回路２は
切替信号ラッチ回路４から出力された切替信号に対応す
るパルス１またはパルス２の入力信号を切替信号ライン
55上へ送出する。切替信号受付回路３は切替信号ラッチ
回路４から信号ライン58上に送出された切替信号を受信
すると、その受信時から予め定める時間経過後に信号ラ
イン55上に送出されている切替えられた出力信号を出力
パルス信号として送出するために、信号ライン56上の出
力制御信号をローレベルに切替える。The switching signal receiving circuit 3 conducts / conducts the output pulse signal.
This is a circuit for generating an output control signal for controlling the cutoff. When the switching signal is sent out on the switching signal line 53, the switching signal receiving circuit 3 receives the switching signal and outputs an output control signal for cutting off the output pulse signal after a predetermined time has elapsed from the reception of the switching signal. Derived above. The output control signal is also supplied to the switching signal latch circuit 4, and stores the switching signal at the time when the output control signal is output. That is, the switching signal latch circuit 4 determines the polarity of the next signal to be switched by storing the polarity of the switching signal. The switching signal stored in the switching signal latch circuit 4 is supplied to the signal switching circuit 2 via the signal line 58 and is also output to the switching signal receiving circuit 3. The signal switching circuit 2 converts a pulse 1 or pulse 2 input signal corresponding to the switching signal output from the switching signal latch circuit 4 into a switching signal line.
Send it out on 55. When the switching signal receiving circuit 3 receives the switching signal transmitted on the signal line 58 from the switching signal latch circuit 4, the switching signal receiving circuit 3 converts the switched output signal transmitted on the signal line 55 after a predetermined time elapses from the reception. The output control signal on the signal line 56 is switched to a low level for sending out as an output pulse signal.
以上のように、第１図に示す本発明の一実施例である
信号切替装置１では、切替信号ライン53上に送出された
切替信号が切替信号受付回路３に受信した時点から予め
定める時間経過後に出力パルス信号が遮断され、出力パ
ルス信号が遮断された後予め定める時間経過後に切替信
号によって切替えられたパルス信号が論理和回路５から
出力パルス信号として送出される。As described above, in the signal switching device 1 according to the embodiment of the present invention shown in FIG. 1, a predetermined time elapses from the time when the switching signal transmitted on the switching signal line 53 is received by the switching signal receiving circuit 3. Thereafter, the output pulse signal is cut off, and the pulse signal switched by the switching signal is transmitted from the OR circuit 5 as an output pulse signal after a predetermined time elapses after the output pulse signal is cut off.
第１図に示す本発明の一実施例を第２図および第３図
によりさらに詳しく説明する。第２図は第１図に示す本
発明の一実施例を具体化した電気回路図である。第３図
は第２図に示す電気回路図の各信号ライン上の信号波形
を示すタイミングチャートである。信号切替回路２の論
理積回路21,22の一方の入力21a,22aには信号ライン51を
介してパルス１が、信号ライン52を介してパルス２が入
力される。論理積回路21の他方の入力21bには反転回路2
3の出力が接続され、論理積回路22の他方の入力22bと反
転回路23の入力へは信号ライン58が接続される。論理積
回路21,22の出力は論理和回路24の入力にそれぞれ接続
される。論理和回路24の出力は論理和回路５の一方の入
力5aに接続されるとともに切替信号受付回路３のＤフリ
ップ・フロップ32のクロック入力Ｃおよび切替信号ラッ
チ回路４の論理和回路42の一方の入力42bにも接続され
る。One embodiment of the present invention shown in FIG. 1 will be described in more detail with reference to FIGS. FIG. 2 is an electric circuit diagram embodying the embodiment of the present invention shown in FIG. FIG. 3 is a timing chart showing signal waveforms on each signal line in the electric circuit diagram shown in FIG. Pulse 1 is input to one of the inputs 21a and 22a of the AND circuits 21 and 22 of the signal switching circuit 2 via the signal line 51, and pulse 2 is input to the input 21a and 22a via the signal line 52. An inverting circuit 2 is connected to the other input 21b of the AND circuit 21.
3 is connected, and a signal line 58 is connected to the other input 22b of the AND circuit 22 and the input of the inverting circuit 23. The outputs of the AND circuits 21 and 22 are connected to the inputs of the OR circuit 24, respectively. The output of the OR circuit 24 is connected to one input 5a of the OR circuit 5, and the clock input C of the D flip-flop 32 of the switching signal receiving circuit 3 and one of the inputs of the OR circuit 42 of the switching signal latch circuit 4. Also connected to input 42b.
切替信号受付回路３は切替信号ライン53上の切替信号
を一方の入力とし、信号ライン58上の信号を他方の入力
とする排他的論理和回路31とＤフリップ・フロップ32と
から構成される。排他的論理和回路31の出力はＤフリッ
プ・フロップ32のデータ入力Ｄに接続され、信号ライン
55はクロック入力Ｃに接続される。Ｄフリップ・フロッ
プ32はクロック入力Ｃに入力される信号がローレベルか
らハイレベルへ立ち上り時にデータ入力Ｄに与えられる
信号レベルが記憶される。Ｄフリップ・フロップ32に記
憶された信号レベルは出力Ｑから出力制御信号として信
号ライン56に送出され、切替信号ラッチ回路４と論理和
回路５の他方の入力5bに与えられる。The switching signal receiving circuit 3 includes an exclusive OR circuit 31 and a D flip-flop 32, each having a switching signal on a switching signal line 53 as one input and a signal on a signal line 58 as the other input. The output of the exclusive OR circuit 31 is connected to the data input D of the D flip-flop 32, and the signal line
55 is connected to clock input C. The D flip-flop 32 stores the signal level applied to the data input D when the signal input to the clock input C rises from a low level to a high level. The signal level stored in the D flip-flop 32 is sent from the output Q to the signal line 56 as an output control signal, and is applied to the other input 5b of the switching signal latch circuit 4 and the OR circuit 5.
信号ライン56は切替信号ラッチ回路４の反転回路41の
入力に接続され、その出力は論理和回路42の一方の入力
42aに接続される。論理和回路42の他方の入力42bは信号
ライン55が接続され、その出力は信号ライン57を介して
Ｄフリップ・フロップ43のクロック入力Ｃに接続され
る。Ｄフリップ・フロップ43のデータ入力Ｄには切替信
号ライン53が接続され、クロック入力Ｃに与えられるパ
ルス信号の立ち上り時にデータ入力Ｄに与えられている
信号レベルが記憶される。Ｄフリップ・フロップ43の出
力Ｑは信号ライン58を介して信号切替回路２の反転回路
23の入力および論理積回路22の他方の入力22bに接続さ
れるとともに排他的論理和回路31の他方の入力31bにも
接続される。The signal line 56 is connected to the input of the inverting circuit 41 of the switching signal latch circuit 4, and its output is connected to one input of the OR circuit 42.
Connected to 42a. The other input 42b of the OR circuit 42 is connected to a signal line 55, and its output is connected to a clock input C of the D flip-flop 43 via a signal line 57. The switching signal line 53 is connected to the data input D of the D flip-flop 43, and stores the signal level applied to the data input D when the pulse signal applied to the clock input C rises. The output Q of the D flip-flop 43 is connected to the inverting circuit of the signal switching circuit 2 via the signal line 58.
It is connected to the input of 23 and the other input 22b of the AND circuit 22 and also to the other input 31b of the exclusive OR circuit 31.
以上のように構成された信号切替装置１の動作を第３
図のタイミングチャートを用いて説明する。第３図に
は、第２図の信号ライン51乃至59上の信号波形がそれぞ
れ示されている。時刻t1以前においては、ローレベルの
切替信号が信号ライン53上に送出され、切替信号ラッチ
回路４のＤフリップ・フロップ43はこのローレベルの切
替信号をラッチし、出力Ｑからローレベルの信号が信号
ライン58上に出力される。論理積回路22の他方の入力22
bにはローレベルの信号が、論理積回路21の他方の入力2
1bには反転回路23によって反転されたハイレベルの信号
がそれぞれ与えられる。したがって、信号ライン58上に
ローレベルの信号が出力されると、論理積回路22によっ
てパルス２が遮断され、論理和回路24の一方の入力に
は、論理積回路21を介してパルス１が与えられる。その
結果、信号ライン55上にはパルス１が送出される。The operation of the signal switching device 1 configured as described above
This will be described with reference to the timing chart in FIG. FIG. 3 shows signal waveforms on the signal lines 51 to 59 of FIG. 2, respectively. Before time t1, a low-level switching signal is sent out on the signal line 53, and the D flip-flop 43 of the switching signal latch circuit 4 latches this low-level switching signal. Output on signal line 58. The other input 22 of the AND circuit 22
A low-level signal is input to the other input 2 of the AND circuit 21.
1b is supplied with a high-level signal inverted by the inversion circuit 23, respectively. Accordingly, when a low-level signal is output on the signal line 58, the pulse 2 is cut off by the AND circuit 22, and the pulse 1 is applied to one input of the OR circuit 24 via the AND circuit 21. Can be As a result, the pulse 1 is transmitted on the signal line 55.
時刻t1において、信号ライン53上の切替信号がローレ
ベルからハイレベルへ変化すると、信号ライン54上の信
号レベルはハイレベルへ変化する。Ｄフリップ・フロッ
プ32のクロック入力Ｃへの信号がローレベルからハイレ
ベルへ変化する時刻t2においてＤフリップフップ32は信
号ライン54上のハイレベルの信号を記憶し、その記憶さ
れた信号は出力Ｑから信号ライン56へ送出される。この
信号ライン56に送出されたハイレベルの出力制御信号は
論理和回路５の他方の入力5bに与えられ、論理和回路24
から出力されるパルス１を遮断する。すなわち、論理和
回路５の出力からハイレベルの信号が信号ライン59上に
送出される。At time t1, when the switching signal on the signal line 53 changes from low level to high level, the signal level on the signal line 54 changes to high level. At time t2 when the signal on clock input C of D flip-flop 32 changes from low to high, D flip-flop 32 stores the high level signal on signal line 54, and the stored signal is the output Q To the signal line 56. The high-level output control signal sent to the signal line 56 is applied to the other input 5b of the OR circuit 5, and
The pulse 1 output from is cut off. That is, a high-level signal is sent out on the signal line 59 from the output of the OR circuit 5.
また、この出力制御信号は反転回路41によって、ロー
レベルに反転され、論理和回路42の一方の入力42aに与
えられる。その結果、信号ライン55上のパルス１が信号
ライン57上に出力され、Ｄフリップ・フロップ43のクロ
ック入力Ｃに与えられる。信号ライン57上の信号レベル
がローレベルからハイレベルに変化する時刻t3において
Ｄフリップ・フロップ43はデータ入力Ｄに与えられてい
るハイレベルの切替信号をラッチし、出力Ｑから信号ラ
イン58へ送出する。信号ライン58上の信号レベルがハイ
レベルとなることにより、論理積回路22の他方の入力22
bにハイレベルの信号がまた反転回路23によってローレ
ベルに反転された信号が論理積回路21の他方の入力21b
に与えられる。その結果、論理積回路21によってパルス
１が遮断され、パルス２の信号波形が論理積回路22に介
して論理和回路24に与えられ、その出力が信号ライン55
上に送出される。しかし、時刻t3では切替信号受付回路
３から信号ライン56にハイレベルの出力制御信号が送出
されているので、信号ライン55上に送出されたパルス２
は論理和回路５によって遮断され、信号ライン59には現
われない。The output control signal is inverted to a low level by the inverting circuit 41, and supplied to one input 42a of the OR circuit 42. As a result, pulse 1 on signal line 55 is output on signal line 57 and applied to clock input C of D flip-flop 43. At time t3 when the signal level on the signal line 57 changes from the low level to the high level, the D flip-flop 43 latches the high-level switching signal provided to the data input D and sends out the output Q to the signal line 58. I do. When the signal level on the signal line 58 goes high, the other input 22 of the AND circuit 22
b is a high-level signal and the signal inverted to low level by the inverting circuit 23 is the other input 21b of the AND circuit 21.
Given to. As a result, the pulse 1 is cut off by the AND circuit 21, the signal waveform of the pulse 2 is given to the OR circuit 24 via the AND circuit 22, and the output is sent to the signal line 55.
Sent up. However, at time t3, since the high-level output control signal is transmitted from the switching signal receiving circuit 3 to the signal line 56, the pulse 2 transmitted on the signal line 55
Is cut off by the OR circuit 5 and does not appear on the signal line 59.
また、信号ライン58上に送出されたハイレベルの信号
は排他的論理和回路31に与えられ、信号ライン54はロー
レベルに変化する。このローレベルに変化した信号はＤ
フリップ・フロップのデータ入力Ｄに与えられ、信号ラ
イン55上の信号がローレベルからハイレベルへ変化する
時刻をt4において記憶され、その出力は出力Ｑから信号
ライン56上に送出される。時刻t4において信号ライン56
に出力される出力制御信号がハイレベルからローレベル
に変化することにより、論理和回路24の出力から信号ラ
イン55上に与えられたパルス２が論理和回路５を介して
出力信号ライン59上に現れる。The high-level signal transmitted on the signal line 58 is supplied to the exclusive OR circuit 31, and the signal line 54 changes to low level. The signal changed to the low level is D
Given at the flip-flop data input D, the time at which the signal on signal line 55 changes from low to high is stored at t4, the output of which is sent out on output Q on signal line 56. At time t4, the signal line 56
Changes from high level to low level, the pulse 2 given on the signal line 55 from the output of the OR circuit 24 is output on the output signal line 59 via the OR circuit 5. appear.
なお、本実施例では２つのパルス信号を切替える場合
について説明したが、さらに多くのパルス信号を切替え
る場合にも実施される。その場合、切替信号は複数の信
号線で構成されて、複数の切替信号と切替信号ラッチ回
路４にラッチされている切替信号と切替信号ラッチ回路
４にラッチされている切替信号の一致を判定するマグニ
チュード・コンパレータがフリップ・フロップ32の前段
に設けられ、その出力はフリップ・フロップ32のＤ入力
に与えられる。さらに、切替信号ラッチ回路４は切替信
号線数に対応するフリップ・フロップによって構成され
る。In this embodiment, the case where two pulse signals are switched has been described. However, the present invention is also applied to a case where more pulse signals are switched. In this case, the switching signal is constituted by a plurality of signal lines, and it is determined whether the plurality of switching signals match the switching signal latched by the switching signal latch circuit 4 and the switching signal latched by the switching signal latch circuit 4. A magnitude comparator is provided before the flip-flop 32, and its output is provided to the D input of the flip-flop 32. Further, the switching signal latch circuit 4 includes flip-flops corresponding to the number of switching signal lines.
以上のように本実施例では、切替信号の受信後現在送
出されているパルスが変化する時点でパルスの出力が遮
断され、その後切替信号に対応するパルスが変化する時
点から切替えられたパルスが出力されるので、ハザード
の発生を有効に防止することができる。As described above, in this embodiment, the output of the pulse is interrupted when the pulse currently being transmitted after the reception of the switching signal changes, and the switched pulse is output from the time when the pulse corresponding to the switching signal changes thereafter. Therefore, occurrence of a hazard can be effectively prevented.
また、パルスを切替えるために外部からのタイミング
信号を必要とせず、信号切替装置に入力されるパルスに
同期して信号切替が行なわれる。Further, an external timing signal is not required for switching the pulse, and the signal is switched in synchronization with the pulse input to the signal switching device.
［発明の効果］ 以上のように本発明に従えば、切替信号が受信してか
ら予め定める時間後出力が遮断され、その遮断後予め定
める時間後切替えられたパルスの出力が再開されるので
ハザードのようなパルス幅の極めて短い信号の出力を防
止することができる。また、ハザードの発生を防止でき
ることにより極めて高い周波数成分を含む信号の発生を
阻止できるので他の電子回路に対し誤動作を有効に防止
することができる。[Effects of the Invention] As described above, according to the present invention, the output is shut off after a predetermined time from the reception of the switching signal, and the output of the switched pulse is restarted after the predetermined time after the cutoff. The output of a signal having an extremely short pulse width as described above can be prevented. Further, since the generation of a hazard can be prevented, the generation of a signal containing an extremely high frequency component can be prevented, so that malfunction of other electronic circuits can be effectively prevented.
第１図は本発明の一実施例である信号切替装置のブロッ
ク図である。 第２図は第１図で示す本発明の一実施例を具体化した電
気回路図である。 第３図は第２図の電気回路図における各信号ライン上の
信号波形を示す。 １……信号切替装置、２……信号切替回路、３……切替
信号受付回路、４……切替信号ラッチ回路、５……論理
和回路。FIG. 1 is a block diagram of a signal switching device according to one embodiment of the present invention. FIG. 2 is an electric circuit diagram embodying one embodiment of the present invention shown in FIG. FIG. 3 shows signal waveforms on each signal line in the electric circuit diagram of FIG. 1 ... Signal switching device, 2 ... Signal switching circuit, 3 ... Switching signal receiving circuit, 4 ... Switching signal latch circuit, 5 ... OR circuit.
Claims (1)
パルス信号を選択する信号切替装置において、 現在出力されている出力パルス信号と前記切替信号に対
応するパルス信号とが異なる場合であって、前記切替信
号を受信した後現在選択されているパルス信号の予め定
める遷移が発生すると前記出力パルス信号の出力を遮断
する出力制御信号を導出する切替信号受付手段と、 前記出力制御信号に応答して、現在選択されているパル
ス信号の予め定める遷移が発生すると前記切替信号をラ
ッチし、ラッチされた切替信号を導出する切替信号ラッ
チ手段と、 前記ラッチされた切替信号に応答して、前記複数のパル
ス信号のうち選択されたパルス信号を導出する信号切替
手段と、 前記出力制御信号が出力される間前記選択されたパルス
信号の出力を遮断する遮断手段と、 から構成され、 前記ラッチされた切替信号が出力された後前記選択され
たパルス信号の予め定める遷移が発生すると、前記切替
信号受付手段は前記出力制御信号の出力を停止すること
を特徴とする信号切替装置。1. A signal switching device for selecting a pulse signal corresponding to a switching signal from a plurality of pulse signals, wherein a currently output pulse signal and a pulse signal corresponding to the switching signal are different. When a predetermined transition of the currently selected pulse signal occurs after receiving the switching signal, a switching signal receiving unit that derives an output control signal that cuts off the output of the output pulse signal, and in response to the output control signal A switching signal latch unit that latches the switching signal when a predetermined transition of the currently selected pulse signal occurs and derives a latched switching signal; and, in response to the latched switching signal, Signal switching means for deriving a pulse signal selected from the pulse signals; and outputting the selected pulse signal while the output control signal is output. Interrupting means for interrupting a force, and when a predetermined transition of the selected pulse signal occurs after the latched switching signal is output, the switching signal receiving means switches the output of the output control signal. A signal switching device characterized by stopping.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329533A JP2591201B2 (en) | 1989-12-21 | 1989-12-21 | Signal switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329533A JP2591201B2 (en) | 1989-12-21 | 1989-12-21 | Signal switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03191611A JPH03191611A (en) | 1991-08-21 |
| JP2591201B2 true JP2591201B2 (en) | 1997-03-19 |
Family
ID=18222432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329533A Expired - Fee Related JP2591201B2 (en) | 1989-12-21 | 1989-12-21 | Signal switching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591201B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8615399D0 (en) * | 1986-06-24 | 1986-07-30 | Int Computers Ltd | Switching circuit |
-
1989
- 1989-12-21 JP JP1329533A patent/JP2591201B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03191611A (en) | 1991-08-21 |
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