JPH02168492A - Memory cell for dynamic ram - Google Patents
Memory cell for dynamic ramInfo
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- JPH02168492A JPH02168492A JP63324185A JP32418588A JPH02168492A JP H02168492 A JPH02168492 A JP H02168492A JP 63324185 A JP63324185 A JP 63324185A JP 32418588 A JP32418588 A JP 32418588A JP H02168492 A JPH02168492 A JP H02168492A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックＲＡＭのメモリセルに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to memory cells of dynamic RAM.
従来のダイナミックＲＡＭのメモリセルは、ワード線と
ディジット線との所定の交差部に、一つのＭＯＳトラン
ジスタと一つの容量素子とを備えて形成されて（、た。A memory cell of a conventional dynamic RAM is formed with one MOS transistor and one capacitive element at a predetermined intersection of a word line and a digit line.
容量素子に蓄えられた電荷は、ワード線により伝達され
た選択信号によりスイッチングされるＭＯＳトランジス
タを介してディジット線に読出され、対をなすディジッ
ト線との差電位がセンス増幅器によシ増幅される。The charge stored in the capacitive element is read out to the digit line via a MOS transistor that is switched by a selection signal transmitted by the word line, and the potential difference between the digit line and the paired digit line is amplified by a sense amplifier. .
今、ディジット線の容量をＣｄ１容量素子の容量を０５
としたとき、電源電圧Ｖ。Ｃの半分の電圧で充電された
ディジット線に読出される差電圧Δ■は、
容１ｋＣ５の値のばらつき、あるいはディジット線充電
時のアンバランスによって、読出時の差電圧ΔＶは変化
する。Now, the capacitance of the digit line and the capacitance of the Cd1 capacitive element are 05
When, the power supply voltage V. The differential voltage ΔV read out on the digit line charged with half the voltage of C varies due to variations in the value of the capacitance 1kC5 or unbalance during charging of the digit line.
この読出時の差電圧ΔＶを確保する為には、容’ｉ：ｃ
ｓを太きくし、ディジット線の容量ｃｄを小さくするこ
とは勿論である。In order to secure this differential voltage ΔV at the time of reading, the capacity 'i:c
It goes without saying that s should be made thicker and the capacitance cd of the digit line should be made smaller.
所定の容量Ｃｄ 、 ＣｓＫ対しては、従来、ダミーワ
ードのカップル、ダミーセルあるいはディジット線プリ
チャージレベルの補正等によって差電圧Δ■を確保して
きた。Conventionally, for predetermined capacitances Cd and CsK, a differential voltage Δ■ has been secured by coupling dummy words, dummy cells, or correcting the digit line precharge level.
しかしこの従来のメモリセルは、データが高レベルある
いは低レベルのいずれか一方に対する補正しかできなか
った。However, this conventional memory cell can only compensate for data at either a high level or a low level.
上述した従来のダイナミックＲＡＭのメモリセルは、ワ
ード線とディジット線との交差部Ｋ、つのＭＯＳトラン
ジスタと一つの容量素子とを備えて形成され、対をなす
ディジット線間の差電圧Δ■の補正は、データが高レベ
ルあるいは低レベルのいずれか一方に対する補正しかで
きないので。The memory cell of the conventional dynamic RAM described above is formed with an intersection K between a word line and a digit line, two MOS transistors, and one capacitive element, and corrects the voltage difference Δ■ between the paired digit lines. This is because the data can only be corrected for either high level or low level data.
ディジット線充電時のアンバランスが生じ九場合、ある
いは伺らかの原因によって充電レベルが上昇または下降
した場合等には、補正されない側のデータに対しては読
出し時の差電圧ΔＶが小さくな９、センス増幅器に対す
る余裕度が著しく小さくなる恐れから９．また差電圧Δ
ｙは電源電圧■ｃｃに比例するため、容量Ｃ５が小さい
場合には低電源電圧時の差電圧Δ■は小さくな）、同様
に余裕度が小さくなるという欠点がある。If an imbalance occurs when charging the digit line, or if the charging level rises or falls due to some reason, the differential voltage ΔV during readout will be small for the data that is not corrected. 9. Because the margin for the sense amplifier may be significantly reduced. Also, the differential voltage Δ
Since y is proportional to the power supply voltage ■cc, if the capacitance C5 is small, the differential voltage Δ■ at low power supply voltage will be small), and there is a drawback that the margin is similarly small.
本発明の目的は、データが高レベル、低レベルいずれの
場合であっても、また、低電源電圧時であっても差電圧
を大きくすることができ、余裕度を大きくすることがで
きるダイナミックＲＡＭのメモリセルを提供することに
ある。An object of the present invention is to provide a dynamic RAM that can increase the differential voltage and increase the margin of data, regardless of whether the data is at a high level or a low level, or even when the power supply voltage is low. The aim is to provide memory cells for
本発明のダイナミックＲＡＭのメモリセルは、所定の一
つのセンス増幅器に対をなして接続する第１及び第２の
ディジット線間に順次直列接続された、ゲートを所定の
ワード線と接続する第１のＭＯＳトランジスタと、容量
素子と、ゲートを前記ワード線と接続する第２のＭＯＳ
トランジスタとを有している。The memory cell of the dynamic RAM of the present invention has a first digit line connected in series between a first digit line and a second digit line connected in a pair to one predetermined sense amplifier, and a first digit line whose gate is connected to a predetermined word line. a MOS transistor, a capacitor, and a second MOS whose gate is connected to the word line.
It has a transistor.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例のメモリセルｌは、所定の一つのセンス増幅
器２に対をなして接続する第１及び第２のディジット線
Ｄ１１ ＤｌｎｌＪＶｃ、ゲートをワード線Ｗ１と接続
する第１のＭＯＳトランジスタＱ１と、容量素子Ｃ１と
、ゲートをワード線Ｗ１と接続する第２のＭＯＳトラン
ジスタＱ２とを、順次直列接続した構成となっている。The memory cell l of this embodiment includes first and second digit lines D11 DlnlJVc connected as a pair to one predetermined sense amplifier 2, a first MOS transistor Q1 whose gate is connected to a word line W1, The capacitive element C1 and the second MOS transistor Q2 whose gate is connected to the word line W1 are successively connected in series.
今、対をなすディジット線ＤＩ ＋ Ｄｌの容量を共に
Ｃｄ’、容量素子ＣＩの容量をＣｓとし、ＭＯ８トラン
ジスタＱｌ、Ｑ２を共に等しい寸法、構造としたと舞、
電源電圧■ｃＣの半分で充電されたディジット線Ｄ１
＋ Ｄ １に読出される差電圧Δ■′は、容ＢＣｄ／は
従来例に比して容量素子Ｃ１の対極につながるＭＯＳト
ランジスタ（Ｑ２）の拡散層容量分だけ従来例の容量ｃ
ｄよ勺増加するので、ｃｄ’＝＝ １． Ｉ ＸＣｄと
すると。Now, suppose that the capacitances of the paired digit lines DI + Dl are both Cd', the capacitance of the capacitive element CI is Cs, and the MO8 transistors Ql and Q2 are both of the same size and structure.
Digit line D1 charged with half of power supply voltage ■cc
The differential voltage Δ■' read out to +D1 has a capacitance BCd/ that is smaller than the capacitance c of the conventional example by the diffusion layer capacitance of the MOS transistor (Q2) connected to the opposite electrode of the capacitive element C1.
Since it increases by d, cd'== 1. If I XCd.
Ｃｄ／Ｃｓ ＝ １０／１の場合には、本発明の差電圧
ΔＶ’＝０．１５Ｖｏ。When Cd/Cs = 10/1, the differential voltage ΔV' of the present invention is 0.15Vo.
従来例の差電圧ΔＶ＝０．０４５Ｖｃｃとなる。ここで
電源電圧■ｃｃを４．４■とすると、不発ＢＡ（Ｄ差１
１圧Ｉ Ｖ’ ＝ ６７７ （ｍＶ ）従来例の差電圧
ΔＶ ＝２００（ｍＶ）とな）、本発明の差電圧Δ■
′の方が３倍強高くなる。The difference voltage ΔV in the conventional example is 0.045 Vcc. Here, if the power supply voltage ■cc is 4.4■, then the misfire BA (D difference 1
1 voltage I V' = 677 (mV), the differential voltage ΔV of the conventional example = 200 (mV)), the differential voltage Δ■ of the present invention
' is more than three times higher.
この差電圧Δ〜はデータが低レベル、高レベルのいずれ
の場合でも同じになる。This differential voltage Δ~ is the same whether the data is at a low level or a high level.
第２図は本発明の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
この実施例では、容量素子Ｃ１の対極につながるＭＯＳ
トランジスタＱ３の寸法を第１の実施例のＭＯＳトラン
ジスタＱ２よシ小さくシ、ディジット線Ｄｌに寄生する
容量を小さくするという利点がある。In this embodiment, the MOS connected to the opposite electrode of the capacitive element C1
There is an advantage that the size of the transistor Q3 is smaller than that of the MOS transistor Q2 of the first embodiment, and the parasitic capacitance of the digit line Dl is reduced.
以上説明したように本発明は、対をなすディジット線間
に、第１のＭＯＳトランジスタト、容量素子と、第２の
ＭＯＳトランジスタとを順次同列に接続する構成とする
ことにより、ディジット線間の差電圧を、データが低レ
ベル、高レベルいずれの場合でも同程度でかつ従来よシ
もはるかに大きくすることができ、低を原電圧の場合で
も余裕度を大きくすることができる効果がある。As explained above, the present invention has a structure in which the first MOS transistor, the capacitor, and the second MOS transistor are sequentially connected in the same column between the paired digit lines. The difference voltage can be made to be the same level and much larger than in the past, regardless of whether the data is at a low level or a high level, and the margin can be increased even when the original voltage is low.
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図である。
１．１Ａ・・・メモリセル、２・・・センス増幅器ｈ
Ｃ１・・・容量素子、Ｌ）１．Ｄｌ・・・ディジット
線、Ｑ１〜Ｑ３・・・ＭＯＳトランジスタ、Ｗ工・・・
ワード線。
代理人 弁理士 内 原 晋
あ
あご因1 and 2 are circuit diagrams showing first and second embodiments of the present invention, respectively. 1.1A...Memory cell, 2...Sense amplifier h
C1...capacitive element, L)1. Dl...Digital line, Q1-Q3...MOS transistor, W type...
word line. Agent: Susumu Uchihara, Patent Attorney
Claims (1)
び第２のディジット線間に順次直列接続された、ゲート
を所定のワード線と接続する第１のＭＯＳトランジスタ
と、容量素子と、ゲートを前記ワード線と接続する第２
のＭＯＳトランジスタとを有することを特徴とするダイ
ナミックＲＡＭのメモリセル。a first MOS transistor whose gate is connected to a predetermined word line; a capacitive element; and a capacitor; a second line connected to the word line.
A dynamic RAM memory cell characterized by having a MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324185A JPH02168492A (en) | 1988-12-21 | 1988-12-21 | Memory cell for dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324185A JPH02168492A (en) | 1988-12-21 | 1988-12-21 | Memory cell for dynamic ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168492A true JPH02168492A (en) | 1990-06-28 |
Family
ID=18163031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324185A Pending JPH02168492A (en) | 1988-12-21 | 1988-12-21 | Memory cell for dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168492A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154314A (en) * | 1976-06-17 | 1977-12-22 | Ibm | Twooelement memory cell |
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
| JPS60164989A (en) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | Dynamic random access memory |
| JPS6116099A (en) * | 1984-06-29 | 1986-01-24 | Sharp Corp | Dynamic semiconductor memory device |
-
1988
- 1988-12-21 JP JP63324185A patent/JPH02168492A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154314A (en) * | 1976-06-17 | 1977-12-22 | Ibm | Twooelement memory cell |
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
| JPS60164989A (en) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | Dynamic random access memory |
| JPS6116099A (en) * | 1984-06-29 | 1986-01-24 | Sharp Corp | Dynamic semiconductor memory device |
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