JP2640543B2

JP2640543B2 - Semiconductor storage device

Info

Publication number: JP2640543B2
Application number: JP1285241A
Authority: JP
Inventors: 栄一岩浪
Original assignee: NITSUTETSU SEMIKONDAKUTAA KK
Current assignee: NITSUTETSU SEMIKONDAKUTAA KK
Priority date: 1989-11-01
Filing date: 1989-11-01
Publication date: 1997-08-13
Anticipated expiration: 2012-08-13
Also published as: JPH03147594A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はランダムアクセス可能な半導体記憶装置に関
し、特にメモリセルをアクセスするワード線とメモリ信
号検出のために標準電位を与えるためのダミーワード線
の配列構成に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a randomly accessible semiconductor memory device, and more particularly to a word line for accessing a memory cell and a dummy word line for applying a standard potential for detecting a memory signal. Related to the array configuration.

（従来の技術） MOSダイナミックRAMは情報の記憶にダイナミック型の
メモリセルを用いている。このMOSダイナミックRAMは、
第１図に示すようにメモリセルアレー１に対して、アド
レスバッファ２、行および列デコーダ3,4、センスアン
プ５の周辺回路と、これらをクロックに同期して動作す
るためのクロック発生器６を配置した基本構成を備えて
いる。そして、これらの周辺回路の各部が、メモリセル
の情報破壊を防ぐために行選択→メモリセル情報の検出
→列選択の手順を守るように内部クロックで制御され、
定められた順序、タイミングで動作を開始するようにな
っている。(Prior Art) A MOS dynamic RAM uses a dynamic memory cell for storing information. This MOS dynamic RAM
As shown in FIG. 1, for the memory cell array 1, peripheral circuits of the address buffer 2, the row and column decoders 3, 4 and the sense amplifier 5, and a clock generator 6 for operating these in synchronization with a clock. Is provided. Each part of these peripheral circuits is controlled by an internal clock so as to follow the procedure of row selection → detection of memory cell information → column selection in order to prevent information destruction of memory cells,
The operation is started in a predetermined order and timing.

メモリセルとしては４トランジスタ型セル、３トラン
ジスタ型セルおよび１トランジスタ型セルに大別される
が、ここでは高集積化を実現する１トランジスタ型セル
を考察する。Memory cells are broadly classified into four-transistor cells, three-transistor cells, and one-transistor cells. Here, one-transistor cells realizing high integration are considered.

１トランジスタ型セルは、１つのMOSトランジスタと
蓄積容量を直列に接続しただけの単純な構成であり、第
２図および第３図にメモリセルのマトリックスおよびそ
の一部分が詳細に示されている。The one-transistor type cell has a simple configuration in which only one MOS transistor and a storage capacitor are connected in series. FIGS. 2 and 3 show the memory cell matrix and a part thereof in detail.

第２図に示すメモリの構成は、メモリ信号が読み出さ
れるビット線（BL）およびビット線と対であるメモリセルをアクセスするワード線（WL1,WL2,…WL
2ⁿ）、メモリ信号検出時に標準電位を与えるダミーセル
をアクセスするダミーワード線（DWL1,DWL2）、および
ビット線、に現われたメモリ信号を検出するセンスアンプ（SA1,SA
2,…SA2^m）からなっている。The configuration of the memory shown in FIG. 2 is paired with a bit line (BL) from which a memory signal is read and a bit line. Word lines that access memory cells (WL1, WL2, ... WL
2 ⁿ ), a dummy word line (DWL1, DWL2) for accessing a dummy cell that gives a standard potential when a memory signal is detected, and a bit line, Sense amplifier (SA1, SA) that detects the memory signal appearing on
2, ... SA2 ^m ).

第２図から明らかなように、従来のダミーワード線
（DWL1,DWL2）は、一群のワード線（WL1,WL2,…WL2ⁿ）
の端位置にあって、ビット線、のセンスアンプ側に配置されている。As is apparent from FIG. 2, the conventional dummy word lines (DWL1, DWL2) correspond to a group of word lines (WL1, WL2,... WL2 ⁿ ).
Bit line, Are arranged on the side of the sense amplifier.

第３図は、第２図に示したメモリマトリックスのうち
ビット線、ワード線、ダミーワード線とセンスアンプ（SA）および
１トランジスタと１キャパシタでなるメモリセルの具体
例で、動作はワード線WL1が選択されると、ワード線WL1
に接続されたメモリセルのトランジスタがオンしてメモ
リ信号を記憶しているキャパシタC_sをビット線に接続す
る。FIG. 3 is a diagram showing bit lines and bit lines of the memory matrix shown in FIG. This is a specific example of a memory cell including a word line, a dummy word line and a sense amplifier (SA), and one transistor and one capacitor. When the word line WL1 is selected, the operation is performed.
Transistors of the memory cells connected is turned on to connect the capacitor C _s which stores the memory signal to the bit line.

この時、同時に側ではダミーワード線DWL1が選択されてダミーメモリセ
ルのトランジスタがオンして標準信号を記憶しているキ
ャパシタC_dがに接続されるようになっている。At this time, Capacitor C _d of the dummy word line DWL1 is selected and transistors of the dummy memory cell stores standard signal by turning the side where Is to be connected to.

上記構成のビット線やセンスアンプは、メモリマトリ
ックスのレイアウト（配置）上、ワード線やアドレス信
号など多くの信号と、容量結合しているので、これらの
配線から受ける雑音量がセンスアンプの入力端でつり合
っていないと感度を下げる原因となる。The bit line and the sense amplifier having the above configuration are capacitively coupled to many signals such as a word line and an address signal in the layout (arrangement) of the memory matrix. If they are not balanced, the sensitivity may be reduced.

ビット線のレイアウトとしては、オープンビット線形
と第３図に示された折り返しビット線形がある。下り返
しビット線形はビット線とが隣接し、並列して配置されているため、雑音は同相の
形で入力され、センスアンプに対して雑音は相殺され
る。またビット線とが近接しているので、基板から受ける雑音に対しても不
つり合いを生じにくい。As the layout of the bit lines, there are an open bit alignment and a folded bit alignment shown in FIG. The return bit alignment is Are adjacent and arranged in parallel, noise is input in the form of in-phase, and the noise is canceled by the sense amplifier. Also with bit line Are close to each other, so that it is unlikely that the noise received from the substrate will be unbalanced.

しかも、メモリマトリックスの構成はメモリ容量が大
きくなりセル数が増加するほど大きくなり、ビット線が
長くなる。In addition, the configuration of the memory matrix increases as the memory capacity increases and the number of cells increases, and the bit lines become longer.

このためビット線の浮遊容量も大きくなり、遅延時
間、信号レベル共に悪影響を及ぼすという問題点があっ
た。For this reason, there is a problem that the floating capacitance of the bit line is increased and the delay time and the signal level are adversely affected.

このような点に基づいて、次に、ビット線間に接続さ
れた素子における不平衡について説明する。Based on such points, the following describes the unbalance in the elements connected between the bit lines.

第４図は、第３図に示す構成におけるビット線、のセンスアンプから見た等価回路を示している。FIG. 4 shows a bit line in the configuration shown in FIG. 3 shows an equivalent circuit viewed from the sense amplifier.

図中、R_bは各メモリセルあたりのビット線の抵抗、C_b
は各メモリセルあたりのビット線のキャパシタ、R_oはセ
ンスアンプの出力インピーダンス、C_oはセンスアンプ入
力端のキャパシタ、C_sはメモリセルのキャパシタ、そし
てC_dはダミーセルのキャパシタである。In the figure, _Rb is the bit line resistance for each memory cell, _Cb
The bit line capacitor per each memory cell, R _o is the output impedance of the sense amplifier, the C _o sense amplifier input terminal of the capacitor, the C _s of the memory cell capacitor and C _d, is the capacitor of the dummy cell.

第４図において、メモリセルのキャパシタC_s、および
ダミーメモリセルのキャパシタC_dを充電する場合の各時
定数T_s,T_dは T_s＝（C_s＋C_b）（2ⁿR_b＋R_o） C_s（2ⁿR_b＋R_o） T_d＝（C_d＋C_o）R_oC_dR_o である。ここで2ⁿはワード線の本数を示す。In FIG. 4, respective time constants T _s and T _d for charging the capacitor C _{s of} the memory cell and the capacitor C _d of the dummy memory cell are T _s = (C _s + C _b ) (2 ⁿ R _b + R _o ) is a _{^{_{C s (2 n R b +}}} R o) T d = (C d + C o) R o C d R o. Here, ²ⁿ indicates the number of word lines.

上式からC_s,C_dの充電時定数には大きな差があり、C_s
を充電する時間はC_dの場合に比べて、十分長い時間を要
することがわかる。このことは、センスアンプの入力端
から見れば、センスアンプ動作時、ビット線、のインピーダンスに不平衡を生じていることを意味す
る。From the above equation, there is a large difference between the charging time constants of C _s and C _d , and C _s
Time to charge the as compared with the case of C _d, it can be seen that it takes a sufficiently long time. This means that when viewed from the input end of the sense amplifier, the bit line, Means that there is an imbalance in the impedance of

この不平衡はビット線上でメモリセルがダミーメモリ
セルから遠い位置ほど大きく、結果としてセンスアンプ
の感度低下を引き起こし高速動作上障害となっていた。This unbalance is greater as the memory cell is farther from the dummy memory cell on the bit line, and as a result, the sensitivity of the sense amplifier is reduced, which is an obstacle to high-speed operation.

（発明が解決しようとする課題）このような事情に鑑みて、本発明はセンスアンプ感度
の高いワード線群の配列により、選択されたメモリセル
の位置により発生するセンスアンプの負荷の不平衡を緩
和した半導体記憶装置を提供することを目的としてい
る。(Problems to be Solved by the Invention) In view of such circumstances, the present invention eliminates the imbalance in the load of the sense amplifier caused by the position of the selected memory cell by arranging a group of word lines with high sense amplifier sensitivity. It is an object of the present invention to provide a relaxed semiconductor memory device.

（課題を解決するための手段）上記目的を達成するために、本発明は、請求項１に記
載の構成を有するもので、メモリマトリックスを含み、
センスアンプを備えた半導体記憶装置において、ビット
線、にそれぞれ接続した１つのダミーワード線の両側に、少
なくとも１つのデコーダで制御されるワード線群が配列
され、前記ダミーワード線とセンスアンプの間には、ダ
ミーワード線に関してセンスアンプとは反対側に位置す
るワード線の数より少ない複数のワード線が配列され、
かつビット線及びのセンスアンプ接続部分にトランジスタを介在させたこ
とを特徴としている。(Means for Solving the Problems) In order to achieve the above object, the present invention has a configuration according to claim 1 and includes a memory matrix,
In a semiconductor memory device having a sense amplifier, a bit line, A word line group controlled by at least one decoder is arranged on both sides of one dummy word line respectively connected to the dummy word line. A plurality of word lines less than the number of word lines located at
And bit lines and In which a transistor is interposed at the connection point of the sense amplifier.

（作用）このような構成によれば、ダミーワード線がビット
線、上の先端もしくはセンスアンプ端に配列することがなく
なり、センスアンプ動作時にセンスアンプよりビット
線、を見たそれぞれの等価容量差を極力小さくするので、セ
ンスアンプの負荷の不平衡を緩和でき、センスアンプ感
度を向上させる。(Operation) According to such a configuration, the dummy word line is a bit line, It is no longer arranged at the top end or the sense amplifier end, and the bit line, , The difference between the respective equivalent capacitances is minimized, so that the imbalance in the load of the sense amplifier can be reduced, and the sensitivity of the sense amplifier can be improved.

（実施例）本発明の実施例を第５図に基づいて説明する。Example An example of the present invention will be described with reference to FIG.

第５図において、ビット線、と交叉し、これらにメモリ信号を与えるワード線は、セ
ンスアンプSAの遠端より、ワード線（WL1,WL2,…WL
2^n-1）、ダミーワード線（DWL1,DWL2）、ワード線（WL2
^n-1 ₊₁,…WL2ⁿ）の順で配置されており、ダミーワード線
（DWL1,DWL2）の両側にワード線が配列されていること
を特徴としている。In FIG. 5, bit lines, And a word line which supplies a memory signal to these word lines (WL1, WL2,... WL) from the far end of the sense amplifier SA.
2 ^n-1 ), dummy word lines (DWL1, DWL2), word lines (WL2
^n-1 ₊₁ ,..., WL2 ⁿ ), and word lines are arranged on both sides of the dummy word lines (DWL1, DWL2).

本実施例において、メモリセルを選択した場合、最大
の不平衡が発生するのは、センスアンプ端のメモリセル
MS2ⁿを選択した場合、およびセンスアンプの遠端のメモ
リセルMS1を選択した場合であって、それぞれ時定数T_s,
T_dを求めると次式のようになる。In this embodiment, when a memory cell is selected, the largest unbalance occurs in the memory cell at the sense amplifier end.
When MS2 ⁿ is selected and when the memory cell MS1 at the far end of the sense amplifier is selected, the time constants T _s ,
When T _d is obtained, the following equation is obtained.

メモリセルMS2ⁿを選択した場合メモリセルMS1を選択した場合ダミーセルの容量C_dが通常のメモリセルの容量C_sと等
しいとすれば、いずれの場合も時定数差はC_s（2ⁿ−
2^n-1）R_b、即ちC_s2^2-1R_bとなり、前述した従来例のC_s2ⁿ
R_bに比べて改善されていることは明らかである。When memory cell MS2 ⁿ is selected When memory cell MS1 is selected Assuming that the capacity C _{d of the} dummy cell is equal to the capacity C _s of the normal memory cell, the difference in the time constant is C _s (2 ⁿ −
2 ^n-1 ) R _b , that is, C _s 2 ^2-1 R _b , and the above-described conventional C _s 2 ⁿ
It is clear that there is an improvement over _Rb .

本実施例において、ダミーワード線の両側に配列され
ているワード線の数は等しくなっているが、本発明の趣
旨はこれに限るものではない。In this embodiment, the number of word lines arranged on both sides of the dummy word line is equal, but the gist of the present invention is not limited to this.

すなわち、本発明の半導体記憶装置は、選択されたメ
モリセルの位置により発生するセンスアンプの負荷の不
平衡を緩和するため、センスアンプ動作時にセンスアン
プよりビット線、を見たそれぞれの等価容量差を極力小さくすることを意
図するものである。That is, the semiconductor memory device of the present invention reduces the load imbalance of the sense amplifier caused by the position of the selected memory cell. It is intended to minimize the respective equivalent capacitance differences as seen from FIG.

従って、ビット線、にそれぞれ接続した１つのダミーワード線の両側に、少
なくとも１つのデコーダで制御されるワード線群が配列
されるので、従来のように、ビット線、の先端又はセンスアンプ端にダミーワード線がある場合
よりも上述た不平衡を改善できる。Therefore, the bit line, The word lines controlled by at least one decoder are arranged on both sides of one dummy word line respectively connected to the bit lines, The above-described unbalance can be improved as compared with the case where there is a dummy word line at the tip or the sense amplifier end.

ダミーワード線の両側に配列されるワード線の数は、
ワード線を制御するデコーダのレイアウト上の制約を配
慮することが好ましく、この場合デコーダは2ⁿ、4,8,16
…の単位でワード線を制御するのが通常であるから、前
記ダミーワード線の両側に配列するワード線の数もこれ
らの単位の数となる。The number of word lines arranged on both sides of the dummy word line is
It is preferable to consider the layout constraints of the decoder that controls the word lines, in which case the decoder is 2 ⁿ , 4, 8, 16
Since the word lines are usually controlled in units of..., The number of word lines arranged on both sides of the dummy word line is also the number of these units.

一方、センスアンプ動作時、センスアンプのビット
線、の等価負荷容量を低減する目的として、ビット線、のセンスアンプ接続部分にトランジスタを介在させる場
合がある。この回路構成は第６図に示すものであり、メ
モリセルおよびダミーセルの充放電は、このトランジス
タを通して行われるため、上述の時定数の計算式の抵抗
部分にトランジスタのオン抵抗が余分に加わる。このオ
ン抵抗はビット線の抵抗R_bに比べて大きいため、センス
アンプの遠端側のメモリセルを選択した場合、ビット線
の抵抗R_bよりもトランジスタのオン抵抗の影響を受ける
ので、センスアップの負荷の不均衡はより緩和される。On the other hand, when the sense amplifier operates, the bit line of the sense amplifier, In order to reduce the equivalent load capacitance of In some cases, a transistor is interposed in the connection part of the sense amplifier. This circuit configuration is shown in FIG. 6. Since the charging and discharging of the memory cell and the dummy cell are performed through this transistor, the on-resistance of the transistor is added to the resistance part of the above-mentioned equation for calculating the time constant. Since this on-resistance is larger than the bit line resistance _Rb, when the memory cell at the far end of the sense amplifier is selected, the on-resistance of the transistor is more affected than the bit line resistance _Rb. The imbalance of the load on the vehicle is alleviated.

したがって、このような場合には、ダミーワード線の
両側に配列されたワード線の数はセンスアンプ側の方を
より少なくした方が良い。Therefore, in such a case, it is preferable that the number of word lines arranged on both sides of the dummy word line be smaller on the sense amplifier side.

本発明では、１トランジスタ・１キャパシタのメモリ
セルを折り返しビット線形に配列した構成によって説明
したが、他の形式のメモリセル、およびオープンビット
線型のレイアウトに適用してもよい。Although the present invention has been described with reference to a configuration in which memory cells each having one transistor and one capacitor are arranged in a folded bit line, the present invention may be applied to other types of memory cells and open bit line layouts.

（発明の効果）以上説明した本発明の構成によれば、メモリ信号線と
してのビット線およびに接続されるセンスアンプの動作上、メモリセルを選択
する上で避けられない、両ビット線間の負荷の不平衡を
緩和することができ、半導体記憶装置のセンスアンプの
高感度化および高速動作化を実現するという効果を奏す
る。(Effect of the Invention) According to the configuration of the present invention described above, a bit line as a memory signal line and In the operation of the sense amplifier connected to the semiconductor memory device, the imbalance of the load between the two bit lines, which is inevitable in selecting the memory cell, can be reduced. This has the effect of realizing the system.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、ダイナミックメモリの基本構成を示すブロッ
ク図、第２図は従来のメモリマトリックスを示す概略図、第３図は第２図のメモリマトリックス内の構成要素を示
す一部拡大詳細図、第４図は第３図に示す回路の等価回路図、第５図は本発明の実施例に係る構成要素の配列を示す回
路構成図である。第６図は、本発明の他の実施例を示す回路図である。 WL……ワード線、BL……ビット線 DWL……ダミーワード線 SA……センスアンプ C_s……メモリセルのキャパシタ C_d……ダミーセルのキャパシタ 3,4……デコーダFIG. 1 is a block diagram showing a basic configuration of a dynamic memory, FIG. 2 is a schematic diagram showing a conventional memory matrix, FIG. 3 is a partially enlarged detailed view showing components in the memory matrix of FIG. FIG. 4 is an equivalent circuit diagram of the circuit shown in FIG. 3, and FIG. 5 is a circuit configuration diagram showing an arrangement of components according to the embodiment of the present invention. FIG. 6 is a circuit diagram showing another embodiment of the present invention. WL: Word line, BL: Bit line DWL… Dummy word line SA… Sense amplifier C _s … Memory cell capacitor C _d … Dummy cell capacitor 3,4… Decoder

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】メモリセルをアクセスするワード線の一群
と、ダミーセルをアクセスする少なくとも１つのダミー
ワード線と、これらのワード線に交差し各セルからのメ
モリ信号が読み出されるビット線と、このビット線と対
に配設されビット線に与えられたメモリ信号電位に対し
て前記ダミーセルからの標準電位を与えるとで構成されるメモリマトリックスを含み、前記ビット
線、ビット線間に接続され前記メモリ信号による両ビッ
ト線間の電位差を増幅するとともに前記メモリセルの再
書込みレベルを保証するセンスアンプを備えた半導体記
憶装置において、前記ビット線、にそれぞれ接続した１つのダミーワード線の両側に、少
なくとも１つのデコーダで制御される前記ワード線群が
配列され、前記ダミーワード線とセンスアンプの間に
は、ダミーワード線に関してセンスアンプとは反対側に
位置するワード線の数より少ない複数のワード線のみが
配列され、かつビット線及びのセンスアンプ接続部分にトランジスタを介在させたこ
とを特徴とする半導体の記憶装置。1. A group of word lines for accessing memory cells, at least one dummy word line for accessing dummy cells, a bit line intersecting these word lines and reading a memory signal from each cell, A standard potential from the dummy cell is applied to a memory signal potential provided to a bit line disposed in a pair with a line. And a sense amplifier connected between the bit lines and a sense amplifier connected between the bit lines for amplifying a potential difference between the two bit lines due to the memory signal and ensuring a rewrite level of the memory cell. In the storage device, the bit line, The word line group controlled by at least one decoder is arranged on both sides of one dummy word line respectively connected to the dummy word line, and between the dummy word line and the sense amplifier, the dummy word line is opposite to the sense amplifier. Only a plurality of word lines less than the number of word lines located on the side are arranged, and bit lines and Wherein a transistor is interposed in a connection portion of the sense amplifier.