JPH0216838A - 回線及び/又はパケット交換通信用交換システム - Google Patents
回線及び/又はパケット交換通信用交換システムInfo
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- JPH0216838A JPH0216838A JP1100378A JP10037889A JPH0216838A JP H0216838 A JPH0216838 A JP H0216838A JP 1100378 A JP1100378 A JP 1100378A JP 10037889 A JP10037889 A JP 10037889A JP H0216838 A JPH0216838 A JP H0216838A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は中央コントローラと、クロック信号源ト、一対
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第1および第2直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、2つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第1および第2直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第1アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第1アクセスユ
ニットに夫々転送せしめ、連続フレートパターンを発生
ずる中央コントローラは常時等しい数のタイムスロット
を存し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第1の2進値情報を有する情報ビ
ットの代わりに新たなビットを1つのタイムスロットに
書込むように配列し、この新たなビットはこのタイムス
ロットの前記アクセスユニットにより決まる位置に第2
の2進値を有する回線及び/又はパケット交換通信用交
換システムに関するものである。
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第1および第2直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、2つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第1および第2直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第1アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第1アクセスユ
ニットに夫々転送せしめ、連続フレートパターンを発生
ずる中央コントローラは常時等しい数のタイムスロット
を存し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第1の2進値情報を有する情報ビ
ットの代わりに新たなビットを1つのタイムスロットに
書込むように配列し、この新たなビットはこのタイムス
ロットの前記アクセスユニットにより決まる位置に第2
の2進値を有する回線及び/又はパケット交換通信用交
換システムに関するものである。
(従来の技術)
この種交換システムはAT&Tベルラボラトリーズテク
ニカルジャーナル、第63巻、第8号、1984年、第
1499−1519頁にZ、1.、バドリキスおよびA
、Nネトラバリが発表した論文“アルミニウムパラケラ
ト/サーキット スイッチ”から既知である。
ニカルジャーナル、第63巻、第8号、1984年、第
1499−1519頁にZ、1.、バドリキスおよびA
、Nネトラバリが発表した論文“アルミニウムパラケラ
ト/サーキット スイッチ”から既知である。
この既知の交換システムは、第1図に示すと共に2個の
直列メモリ、中央コン1−o−ラおよび多数のアクセス
ユニットを具える。加入者はアクセスユニットを経て交
換システムに接続する。直列メモリはアクセスユニット
間で通信チャネルとして用い、一方の直列メモリは順方
向チャネルとして用い、他方のチャネルは逆方向チャネ
ルとして用いる。
直列メモリ、中央コン1−o−ラおよび多数のアクセス
ユニットを具える。加入者はアクセスユニットを経て交
換システムに接続する。直列メモリはアクセスユニット
間で通信チャネルとして用い、一方の直列メモリは順方
向チャネルとして用い、他方のチャネルは逆方向チャネ
ルとして用いる。
交換システムの連続メモリ位置の読出しおよび書込み点
に接続し、各アクセスユニットを両筒列メモリに接続す
る。この点は、直列メモリをシフトレジスタとして配列
しその連続遅延段によりメモリ位置を形成する第1図に
示すように交換システムの詳細を示す第2図から特に明
らかである。各遅延段にはOR−ゲートを接続し、その
第1入力端子を前の遅延段の出力端子に接続し、これに
よってもメモリ位置の図示のアクセスユニットへの読出
し接続を形成し得るようにし、その第2入力端子はメモ
リ位置の当該アクセスユニットへの書込み接続を形成し
得るようにする。各アクセスユニットは1つのアドレス
を有すると共にチャネルの1つを経て他の任意のアクセ
スユニットに到達することができるようにする。アクセ
スユニットがそれ自体のアドレスよりも高いアドレスの
他のアクセスユニットに到達する必要がある場合には順
方向チャネルを用いる。また、アクセスユニットがそれ
自体のアドレスよりも低いアドレスの他のアクセスユニ
ットに到達する必要がある場合には、逆方向チャネルを
用いる。
に接続し、各アクセスユニットを両筒列メモリに接続す
る。この点は、直列メモリをシフトレジスタとして配列
しその連続遅延段によりメモリ位置を形成する第1図に
示すように交換システムの詳細を示す第2図から特に明
らかである。各遅延段にはOR−ゲートを接続し、その
第1入力端子を前の遅延段の出力端子に接続し、これに
よってもメモリ位置の図示のアクセスユニットへの読出
し接続を形成し得るようにし、その第2入力端子はメモ
リ位置の当該アクセスユニットへの書込み接続を形成し
得るようにする。各アクセスユニットは1つのアドレス
を有すると共にチャネルの1つを経て他の任意のアクセ
スユニットに到達することができるようにする。アクセ
スユニットがそれ自体のアドレスよりも高いアドレスの
他のアクセスユニットに到達する必要がある場合には順
方向チャネルを用いる。また、アクセスユニットがそれ
自体のアドレスよりも低いアドレスの他のアクセスユニ
ットに到達する必要がある場合には、逆方向チャネルを
用いる。
回路−交換通信に対しパケット−データおよびリアルタ
イムデータより或るデータを均一な長さおよびフォーマ
ットを有するタイムスロッ]・で伝送する。各スロット
は第3図に示すように多数の連続ビット列を具え、その
第1ビット列はタイムスロットがアクセス可能であるか
否かを示す単一スロット−占有ビット(BUSY)によ
って決め、第2ビット列は単一要求ビット(RQST)
によって決め、第3の14−ビット列は受信アドレス(
RCVR)によって決め、第4の14−ビット列は出ア
ドレス(SNDR)によって決め、第5の24−ビット
列は転送すべきデータによって決め、最後に、第5の2
−ビット列は同期ビット(SYNC)によって決めるよ
うにする。
イムデータより或るデータを均一な長さおよびフォーマ
ットを有するタイムスロッ]・で伝送する。各スロット
は第3図に示すように多数の連続ビット列を具え、その
第1ビット列はタイムスロットがアクセス可能であるか
否かを示す単一スロット−占有ビット(BUSY)によ
って決め、第2ビット列は単一要求ビット(RQST)
によって決め、第3の14−ビット列は受信アドレス(
RCVR)によって決め、第4の14−ビット列は出ア
ドレス(SNDR)によって決め、第5の24−ビット
列は転送すべきデータによって決め、最後に、第5の2
−ビット列は同期ビット(SYNC)によって決めるよ
うにする。
これがため、単一タイムスロットは224ビツトを具え
る。
る。
データが1タイムスロットに含まれる場合にはビジービ
ットは1に等しくなり、これはスロットが係合されるこ
とを示す。アクセスユニットがチャネルを経てデータパ
ケットを転送する遊びタイムスロットを見出し得ない場
合にはアクセス可能ットは他のチャスル内の任意のスロ
ットの要求ビームを1に七ソ)−する。
ットは1に等しくなり、これはスロットが係合されるこ
とを示す。アクセスユニットがチャネルを経てデータパ
ケットを転送する遊びタイムスロットを見出し得ない場
合にはアクセス可能ットは他のチャスル内の任意のスロ
ットの要求ビームを1に七ソ)−する。
第1−3図に示す交換システムの作動は次の通りである
。アクセスユニットが通信を要求して例えばデータパケ
ットを高いアドレスの他のアクセスユニットに転送する
必要がある場合には順方向チャネルを用いる必要がある
。転送アクセスユニットは順方向チャネルを経る転送を
行い得るデータパケットを高いアドレスのアクセスユニ
ットがいずれも有していないことを確実にする逆方向チ
ャネルを経るパッセージのタイムスロット毎のRQSR
ビットをまず第1に検証する。次いで、このアクセスユ
ニットにより、0に等しいビジービットを有する遊びの
タイムスロットを見出すまて順方向チャネルを経るパッ
セージのタイムスロット毎のビジービットを検証する。
。アクセスユニットが通信を要求して例えばデータパケ
ットを高いアドレスの他のアクセスユニットに転送する
必要がある場合には順方向チャネルを用いる必要がある
。転送アクセスユニットは順方向チャネルを経る転送を
行い得るデータパケットを高いアドレスのアクセスユニ
ットがいずれも有していないことを確実にする逆方向チ
ャネルを経るパッセージのタイムスロット毎のRQSR
ビットをまず第1に検証する。次いで、このアクセスユ
ニットにより、0に等しいビジービットを有する遊びの
タイムスロットを見出すまて順方向チャネルを経るパッ
セージのタイムスロット毎のビジービットを検証する。
逆方向チャネルのタイムスロットのRQSTビットかO
に等しく、順方向チャネルに遊びのタイムスロットを見
出し、これによりこのアクセスユニットがデータパケッ
トを転送することを意味する場合には、このアクセスユ
ニッI−1;! ヒラ−ヒラI・を1に動かし、RCV
R,5NDRおよびデータに対する情報を順方向チャネ
ルの遊びのタイムスロットに書込み得るようにする。こ
の目的のため、アクセスユニットによって関連するOR
ゲートの第2入力端子を経て一連のOを1に変換するこ
とかでき、これらのOはアクセスユニットによって決ま
るビット位置でシフトレジスタの関連する遅延段によっ
て5.えられるようになる。チャネルを通るパッセージ
の1タイムスロットが1アクセスユニットにアクセスし
得ないかこのアクセスユニットが転送すべきデータパケ
ットを有している場合には、このアクセスユニットによ
り他のチャネルのタイムスロットの1つのRQSRビッ
トを1に動かずようにする。全部のアクセスユニットに
よって通過タイムスロット毎にRCVRビットを検証す
る。特定のタイムスロッ1−のRCVRビットがアクセ
スユニット自体のアドレスに一致する場合にはこのアク
セスユニットによってこのタイムスロッi−のデータを
読出すようにする。転送されるアクセスユニッ1へのア
ドレスよりも高いアドレスのア月 クセスユニットのみは順方向チャネルを経て受は得るよ
うにする。
に等しく、順方向チャネルに遊びのタイムスロットを見
出し、これによりこのアクセスユニットがデータパケッ
トを転送することを意味する場合には、このアクセスユ
ニッI−1;! ヒラ−ヒラI・を1に動かし、RCV
R,5NDRおよびデータに対する情報を順方向チャネ
ルの遊びのタイムスロットに書込み得るようにする。こ
の目的のため、アクセスユニットによって関連するOR
ゲートの第2入力端子を経て一連のOを1に変換するこ
とかでき、これらのOはアクセスユニットによって決ま
るビット位置でシフトレジスタの関連する遅延段によっ
て5.えられるようになる。チャネルを通るパッセージ
の1タイムスロットが1アクセスユニットにアクセスし
得ないかこのアクセスユニットが転送すべきデータパケ
ットを有している場合には、このアクセスユニットによ
り他のチャネルのタイムスロットの1つのRQSRビッ
トを1に動かずようにする。全部のアクセスユニットに
よって通過タイムスロット毎にRCVRビットを検証す
る。特定のタイムスロッ1−のRCVRビットがアクセ
スユニット自体のアドレスに一致する場合にはこのアク
セスユニットによってこのタイムスロッi−のデータを
読出すようにする。転送されるアクセスユニッ1へのア
ドレスよりも高いアドレスのア月 クセスユニットのみは順方向チャネルを経て受は得るよ
うにする。
転送されるアクセスユニットよりも低いアドレスのアク
セスユニットのみを受は得る逆方向チャネルに対しても
同様の処理手順をとり得るようにする。
セスユニットのみを受は得る逆方向チャネルに対しても
同様の処理手順をとり得るようにする。
既知のシステムのリアルタイム又は回路−交換通信は交
換システトの中央コントローラによって制御する。リア
ルタイム通信の要求受信後中央コントローラによって必
要な検証を行うと共に通信が確立されたか否かを決める
ようにする。通信が実現可能である場合には中央コント
ローラによって、転送が要求されるアクセスユニットの
アドレスを受信すべきアクセスユニットに転送する。次
いて、この中央コントローラによって特定のタイムスロ
ットをそのビジービットを1に動かしてマークし、かつ
、関連するビット位置に出アクセスユニットの出アドレ
スを書込み、その後、このタイムスロットを適当な周波
数で正しいチャネルを経て送出する。これかため、出ア
クセスユニットによって、これがそれ自体のアドレスを
検出する場合にはそのデータをタイムスロットに書込み
、かつ、入アクセスユニットによってこれが出アドレス
を認識した場合にはこれらデータを読出すようにする。
換システトの中央コントローラによって制御する。リア
ルタイム通信の要求受信後中央コントローラによって必
要な検証を行うと共に通信が確立されたか否かを決める
ようにする。通信が実現可能である場合には中央コント
ローラによって、転送が要求されるアクセスユニットの
アドレスを受信すべきアクセスユニットに転送する。次
いて、この中央コントローラによって特定のタイムスロ
ットをそのビジービットを1に動かしてマークし、かつ
、関連するビット位置に出アクセスユニットの出アドレ
スを書込み、その後、このタイムスロットを適当な周波
数で正しいチャネルを経て送出する。これかため、出ア
クセスユニットによって、これがそれ自体のアドレスを
検出する場合にはそのデータをタイムスロットに書込み
、かつ、入アクセスユニットによってこれが出アドレス
を認識した場合にはこれらデータを読出すようにする。
既知の交換システムの更に詳細な説明については前記文
献を参照されたい。
献を参照されたい。
(発明が解決しようとする課題)
かかる既知の交換システムでは、データ通信に際しデー
タパケットの転送可能性が、アクセスユニット全部に亘
って均等に分布されなくなる大きな欠点がある。交換シ
ステムのアクセスユニットを2つの群に分割するものと
すると、一方の群は低いアドレスのアクセスユニットを
有し、他方の群は高いアドレスのアクセスユニットを有
するようになり、他方の群の高アドレスアクセスユニッ
トは逆方向チャネルを経るデータパケットの送出チャン
スが低アドレスアクセスユニットの場合よりも多くなる
。結局、順方向チャネルを経てデータパケットを転送す
る際、低アドレスアクセスユニットは高ア1−゛レスア
クセスユニットにより連続して転送されるRQSTビッ
トによってブロックされ得るようになる。これにより、
単一低アトレスアクセスユニットは順方向チャネルを経
るパッセージの遊びのタイムスロットにそのデータを書
込み得なくなる。その理由は遊びのタイムスロットが高
アドレスアクセスユニットによって常時使用されるよう
になり、その1こまたは複数個が順方向チャネルを経て
RQSTビットを常時転送し低アドレスアクセスユニッ
トをブロックし得るようになるからである。また、これ
は逆方向チャネルにも発生するが、この場合には高アド
レスアクセスユニットは低アドレスアクセスユニットに
よって常時ブロックされ得るようになる。
タパケットの転送可能性が、アクセスユニット全部に亘
って均等に分布されなくなる大きな欠点がある。交換シ
ステムのアクセスユニットを2つの群に分割するものと
すると、一方の群は低いアドレスのアクセスユニットを
有し、他方の群は高いアドレスのアクセスユニットを有
するようになり、他方の群の高アドレスアクセスユニッ
トは逆方向チャネルを経るデータパケットの送出チャン
スが低アドレスアクセスユニットの場合よりも多くなる
。結局、順方向チャネルを経てデータパケットを転送す
る際、低アドレスアクセスユニットは高ア1−゛レスア
クセスユニットにより連続して転送されるRQSTビッ
トによってブロックされ得るようになる。これにより、
単一低アトレスアクセスユニットは順方向チャネルを経
るパッセージの遊びのタイムスロットにそのデータを書
込み得なくなる。その理由は遊びのタイムスロットが高
アドレスアクセスユニットによって常時使用されるよう
になり、その1こまたは複数個が順方向チャネルを経て
RQSTビットを常時転送し低アドレスアクセスユニッ
トをブロックし得るようになるからである。また、これ
は逆方向チャネルにも発生するが、この場合には高アド
レスアクセスユニットは低アドレスアクセスユニットに
よって常時ブロックされ得るようになる。
データ通信またはリアルタイム通信の双方に関連する他
の欠点は、例えば3msに亘って継続する1パターン中
の単一の特定のタイムスロットを、−対のアクセスユニ
ット間の通信に対しただ一回のみ使用し得る点である。
の欠点は、例えば3msに亘って継続する1パターン中
の単一の特定のタイムスロットを、−対のアクセスユニ
ット間の通信に対しただ一回のみ使用し得る点である。
更に、互いに密接して配置された2つのアクセスユニッ
ト間に1つのメツセージを転送する必要がある場合には
、順方向または逆方向チャネルに沿って更に配置された
一対のアクセスユニット間にメツセージを転送するため
に同一のタイムスロットを再使用し得ない欠点かある。
ト間に1つのメツセージを転送する必要がある場合には
、順方向または逆方向チャネルに沿って更に配置された
一対のアクセスユニット間にメツセージを転送するため
に同一のタイムスロットを再使用し得ない欠点かある。
本発明は既知の交換システムを改良し、その容量を著し
く大きくして、そのアドレスの次数の結果として、ハイ
アラーキオーダに低く位置する特定のアクセスユニット
に対し送出し得なくなる危険性が著しく減少されるよう
にした上述した種類の回線及び/又はパケット交換通信
用交換システムを提供することをその目的とする。
く大きくして、そのアドレスの次数の結果として、ハイ
アラーキオーダに低く位置する特定のアクセスユニット
に対し送出し得なくなる危険性が著しく減少されるよう
にした上述した種類の回線及び/又はパケット交換通信
用交換システムを提供することをその目的とする。
(課題を解決するための手段)
本発明は中央コントローラと、クロック信号源と、一対
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第1および第2直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、2つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第1および第2直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第1アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第1アクセスユ
ニットに夫々転送せしめ、連続フレームパターンを発生
する中央コントローラは常時等しい数のタイムスロット
を有し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第1の2進値情報を有する情′報
ビットの代わりに新たなビットを1つのタイムスロット
に書込むように配列し、この新たなビットはこのタイム
スロットの前記アクセスユニットにより決まる位置に第
2の2進値を有する回線及び/又はバケット交換通信用
交換システムにおいて、少なくとも複数のアクセスユニ
ットに対し、1つのタイムスロット内に前記第1の2進
値を有する情報ビットをも書込む手段を設けるようにし
たことを特徴とする 本発明は、出アクセスユニットから入アクセスユニット
までのメツセージか占める割合が通信チャネルの全長の
一部分以下、殆どの場合半分以下となり、従って、この
メツセージに対し発生したタイムスロットが通信チャネ
ルの長さの一部分に亘って使用されないままとなると言
う事実を認識して成したものである。これがため2つの
アクセスユニット間のメツセージの転送に既に用いられ
ているタイムスロットを、メツセージの転送方向に見て
第1メツセージの人アクセスユニットおよび中央コント
ローラ間に位置する一対または数対のアクセスユニット
間のメツセージの転送に2回または数回用い得る場合に
は交換システムの使用可能な容J■を一層有効に用いる
ことかできる。
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第1および第2直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、2つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第1および第2直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第1アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第1アクセスユ
ニットに夫々転送せしめ、連続フレームパターンを発生
する中央コントローラは常時等しい数のタイムスロット
を有し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第1の2進値情報を有する情′報
ビットの代わりに新たなビットを1つのタイムスロット
に書込むように配列し、この新たなビットはこのタイム
スロットの前記アクセスユニットにより決まる位置に第
2の2進値を有する回線及び/又はバケット交換通信用
交換システムにおいて、少なくとも複数のアクセスユニ
ットに対し、1つのタイムスロット内に前記第1の2進
値を有する情報ビットをも書込む手段を設けるようにし
たことを特徴とする 本発明は、出アクセスユニットから入アクセスユニット
までのメツセージか占める割合が通信チャネルの全長の
一部分以下、殆どの場合半分以下となり、従って、この
メツセージに対し発生したタイムスロットが通信チャネ
ルの長さの一部分に亘って使用されないままとなると言
う事実を認識して成したものである。これがため2つの
アクセスユニット間のメツセージの転送に既に用いられ
ているタイムスロットを、メツセージの転送方向に見て
第1メツセージの人アクセスユニットおよび中央コント
ローラ間に位置する一対または数対のアクセスユニット
間のメツセージの転送に2回または数回用い得る場合に
は交換システムの使用可能な容J■を一層有効に用いる
ことかできる。
既知の交換システl\では、中央コントローラによって
同期ビット以外全てのビット位置で0を有するタイムス
ロットを提供し、リアルタイム通信ではビジービットお
よび出アドレスビットにより0を有するビット位置でア
クセスユニ、1・に所望に応じ1を書込むことができる
。
同期ビット以外全てのビット位置で0を有するタイムス
ロットを提供し、リアルタイム通信ではビジービットお
よび出アドレスビットにより0を有するビット位置でア
クセスユニ、1・に所望に応じ1を書込むことができる
。
本発明の手段によればアクセスユニットによっても所望
に応し0を良好に書込むことができる。
に応し0を良好に書込むことができる。
これにより以下に更に説明するようにリアルタイム通信
およびデータ通信の双方に対し1パターンの或るタイム
スロットを用いて直列メモリを経るその転送中子数対の
アクセスユニット間の通信を行うことができる。
およびデータ通信の双方に対し1パターンの或るタイム
スロットを用いて直列メモリを経るその転送中子数対の
アクセスユニット間の通信を行うことができる。
(実施例)
図面につき本発明を説明する。
第1図は前記文献から既知のリアルタイムおよび/また
はデータ通信用の交換システムを示す。この交換システ
ムは一対の入力ライン2および3並びに一対の出力ライ
ン4および5を有する中央コントローラ1を具える。出
力ライン5を直列メモリ7の入力端子6に接続し、直列
メモリ7の出力端子8を入力ライン3を経て再び中央コ
ントローラ1に接続する。同様に出力ライン4を第2直
列メモ1月0の入力端子9に接続し、直列メモリ同の出
力端子11を入力ライン2を経て中央コントローラ1に
再び接続する。アクセスユニット12の夫々人力および
出力端子12aおよび+2bを両直列メモリ7および1
0の各メモリ位置の読出しおよび書込みリンクに接続す
る。この例では、各アクセスユニット12をこのメモリ
7の入力側から離間した多数のメモリ位置として位置す
る直列メモリ7のメモリ位置にリンクする。その理由は
同一のアクセスユニットをリンクする直列メモ1月0の
メモリ位置がメモ1月0の出力側から離間して位置する
がらである。各アクセスユニットを用いて2つの通信チ
ャネル7または10の一方を経て他の加入者21のアク
セスユニット12と通信する加入者21を有するように
する。これら加入者は電話機、コンピュータ、テレファ
ックス装置等て構成する。第1図に示す全体の交換シス
テムはクロックパルス回路2oによって制御し、これに
より全システムを同期して作動し得るようにする。
はデータ通信用の交換システムを示す。この交換システ
ムは一対の入力ライン2および3並びに一対の出力ライ
ン4および5を有する中央コントローラ1を具える。出
力ライン5を直列メモリ7の入力端子6に接続し、直列
メモリ7の出力端子8を入力ライン3を経て再び中央コ
ントローラ1に接続する。同様に出力ライン4を第2直
列メモ1月0の入力端子9に接続し、直列メモリ同の出
力端子11を入力ライン2を経て中央コントローラ1に
再び接続する。アクセスユニット12の夫々人力および
出力端子12aおよび+2bを両直列メモリ7および1
0の各メモリ位置の読出しおよび書込みリンクに接続す
る。この例では、各アクセスユニット12をこのメモリ
7の入力側から離間した多数のメモリ位置として位置す
る直列メモリ7のメモリ位置にリンクする。その理由は
同一のアクセスユニットをリンクする直列メモ1月0の
メモリ位置がメモ1月0の出力側から離間して位置する
がらである。各アクセスユニットを用いて2つの通信チ
ャネル7または10の一方を経て他の加入者21のアク
セスユニット12と通信する加入者21を有するように
する。これら加入者は電話機、コンピュータ、テレファ
ックス装置等て構成する。第1図に示す全体の交換シス
テムはクロックパルス回路2oによって制御し、これに
より全システムを同期して作動し得るようにする。
−1−述した文献に記載したメモリの任意の型のものは
直列メモリとして用いることができるが、簡単のために
、リンクされたアクセスユニy hの数に少なくとも等
しい複数の遅延段を有するシフトレジスタを用いるのが
好適である。
直列メモリとして用いることができるが、簡単のために
、リンクされたアクセスユニy hの数に少なくとも等
しい複数の遅延段を有するシフトレジスタを用いるのが
好適である。
第2図はかかるシフトレジスタの一部分を示し、このシ
フトレジスタは、クロックパルス回路20によって夫々
制御される複数の遅延段7′および10′と、入力端子
12aが各遅延段の出力側に接続され、出力端子12b
がOR−ゲート13の第1入力端子に常時接続されたア
クセスユニット12とを具え、このORゲート13の第
2入力端子を遅延段の出力端子に接続し得るようにする
。
フトレジスタは、クロックパルス回路20によって夫々
制御される複数の遅延段7′および10′と、入力端子
12aが各遅延段の出力側に接続され、出力端子12b
がOR−ゲート13の第1入力端子に常時接続されたア
クセスユニット12とを具え、このORゲート13の第
2入力端子を遅延段の出力端子に接続し得るようにする
。
第1および2図に示す交換システムの作動は前述したと
おりである。
おりである。
第4図は第1および2図に示す本発明交換システムの第
1変形例を示す。本例では、簡単のために、順方向チャ
ネルのみを示す。その理由は逆方向チャネルが完全に同
一構成であるからである。この変形例によってリアルタ
イム通信にオプションを形成し、複数対のアクセスユニ
ット間の通信に対し特定のパターンに特定のタイムスロ
ットを用い得るようにする。
1変形例を示す。本例では、簡単のために、順方向チャ
ネルのみを示す。その理由は逆方向チャネルが完全に同
一構成であるからである。この変形例によってリアルタ
イム通信にオプションを形成し、複数対のアクセスユニ
ット間の通信に対し特定のパターンに特定のタイムスロ
ットを用い得るようにする。
第4図の詳細な説明を行う前に、リアルタイム通信に対
する本発明交換システムの機能の原理を示す。
する本発明交換システムの機能の原理を示す。
交換システムが同期システムであるため、各アクセスユ
ニットはタイムスロット通過毎の直列数を正確に知るこ
とができる。リアルタイム通信に対し接続を確立する必
要がある場合には、本発明中央コントローラ1によって
関連するアクセスユニットニメッセージを送出し、これ
らアクセスユニットに、これらがそのリアルタイムデー
タを書込み得るタイムスロットの直列数を知らせ得るよ
うにする。中央コントローラを他のアクセスユニットに
よって要求して他のアクセスユニット対間に他のリアル
タイム通信を確立すると共にメツセージ転送の方向に見
て関連する通信チャネルのこのアクセスユニット対が第
1アクセスユニット対の後に位置する場合には、中央コ
ントローラによって両アクセスユニット対に同一タイム
スロットを割当てることができる。中央コントローラが
リアルタイム通信プロセスの全管理ワークを行うため、
中央コントローラによって、通信中のアクセスユニット
対に対しタイムスロットの直列数を再配置してこれらプ
ロセスを制御することができる。この再配置はタイムス
ロットを2つだけ、または複数個のチャネルを共通に用
いる得る場合には行うことができる。この再配置により
交換システムの容量を大きくすることができる。リアル
タイムデータを他のアクセスユニットに転送する特定の
アクセスユニットのチャンスが全アクセスユニットに巨
る平均分布により決まるものとすると、リアルタイム通
信に用いる各タイムスロットは平均して2回用いられる
ようになる。これによりリアルタイム通信をほぼ2倍に
することができる。
ニットはタイムスロット通過毎の直列数を正確に知るこ
とができる。リアルタイム通信に対し接続を確立する必
要がある場合には、本発明中央コントローラ1によって
関連するアクセスユニットニメッセージを送出し、これ
らアクセスユニットに、これらがそのリアルタイムデー
タを書込み得るタイムスロットの直列数を知らせ得るよ
うにする。中央コントローラを他のアクセスユニットに
よって要求して他のアクセスユニット対間に他のリアル
タイム通信を確立すると共にメツセージ転送の方向に見
て関連する通信チャネルのこのアクセスユニット対が第
1アクセスユニット対の後に位置する場合には、中央コ
ントローラによって両アクセスユニット対に同一タイム
スロットを割当てることができる。中央コントローラが
リアルタイム通信プロセスの全管理ワークを行うため、
中央コントローラによって、通信中のアクセスユニット
対に対しタイムスロットの直列数を再配置してこれらプ
ロセスを制御することができる。この再配置はタイムス
ロットを2つだけ、または複数個のチャネルを共通に用
いる得る場合には行うことができる。この再配置により
交換システムの容量を大きくすることができる。リアル
タイムデータを他のアクセスユニットに転送する特定の
アクセスユニットのチャンスが全アクセスユニットに巨
る平均分布により決まるものとすると、リアルタイム通
信に用いる各タイムスロットは平均して2回用いられる
ようになる。これによりリアルタイム通信をほぼ2倍に
することができる。
第5a−0図は中央コントローラユニットによってタイ
ムスロットを再配置して通信チャネルの容11を一層有
効に利用する手段を示す。これらの図面において、何等
外に特定しないで他のアクセスユニット間で4つの通信
を確立するものとする。
ムスロットを再配置して通信チャネルの容11を一層有
効に利用する手段を示す。これらの図面において、何等
外に特定しないで他のアクセスユニット間で4つの通信
を確立するものとする。
図中通信を数1−4で示し、これらの数は各通信に割当
てられた括弧内のタイムスロットが追従する。
てられた括弧内のタイムスロットが追従する。
第5a図は2つのタイムスロットで3つの通信を確立し
得る場合を示す。その理由は、本発明によれば通信1お
よび3がこれらに対し割当てられた同一のタイムスロッ
トを有するからである。
得る場合を示す。その理由は、本発明によれば通信1お
よび3がこれらに対し割当てられた同一のタイムスロッ
トを有するからである。
第5b図に示すように、通信3が終了し、中央コントロ
ーラが通信4の確立要求を受ける場合には、中央コンi
・ローラによってまず最初タイムスロット1を通信2に
割当て、次いて、第5C図に示すように、タイムスロッ
ト2を通信4に割当てる。第5図に示す再配列を行わな
い場合には、通信4に対し第3タイムスロットが必要と
なり、これはチャネル容量が不必要に負荷されることを
意味する。第5図には便宜−I−筒中な例のみを示した
が、極めて多数の通信および極めて多数のタイムスロッ
トを用いる場合にも」−述した所と同様である。
ーラが通信4の確立要求を受ける場合には、中央コンi
・ローラによってまず最初タイムスロット1を通信2に
割当て、次いて、第5C図に示すように、タイムスロッ
ト2を通信4に割当てる。第5図に示す再配列を行わな
い場合には、通信4に対し第3タイムスロットが必要と
なり、これはチャネル容量が不必要に負荷されることを
意味する。第5図には便宜−I−筒中な例のみを示した
が、極めて多数の通信および極めて多数のタイムスロッ
トを用いる場合にも」−述した所と同様である。
2つのアクセスユニット間のリアルタイムを確立する他
の例では、中央コントローラによって送出要求アクセス
ユニットに対しこれに割当てられたタイムスロットおよ
び入アクセスユニットのアドレスを知らせ、従って、出
アクセスユニットによってこのアドレスを関連するタイ
ムスロットに書込むようにする。これは既知の交換シス
テムとは相違する。その理由は中央コントローラによっ
て出アドレスを入アクセスユニットに転送するからであ
る。この場合にも中央コントローラによって通信を必要
とする複数のアクセスユニットに同一のタイムスロット
を割当てることができる。これは双方の場合に中央コン
トローラによりリアルタイム通信のためのタイムスロッ
トのビジービットに値1を割当てるようにしている。従
ってビジービット値はアクセスユニットによってもはや
変化しない。
の例では、中央コントローラによって送出要求アクセス
ユニットに対しこれに割当てられたタイムスロットおよ
び入アクセスユニットのアドレスを知らせ、従って、出
アクセスユニットによってこのアドレスを関連するタイ
ムスロットに書込むようにする。これは既知の交換シス
テムとは相違する。その理由は中央コントローラによっ
て出アドレスを入アクセスユニットに転送するからであ
る。この場合にも中央コントローラによって通信を必要
とする複数のアクセスユニットに同一のタイムスロット
を割当てることができる。これは双方の場合に中央コン
トローラによりリアルタイム通信のためのタイムスロッ
トのビジービットに値1を割当てるようにしている。従
ってビジービット値はアクセスユニットによってもはや
変化しない。
複数のアクセスユニット対によりリアルタイム通信に対
し特定のタイムスロットを用いる場合には、データを入
アクセスユニットにより読出した後、中央コントローラ
により同一のタイムスロットが割当てられた列における
次のアクセスユニットによって、所望のビット位置にお
けるこのタイムスロットに通信すべきメツセージに依存
して少なくともOおよび1の形態のデータを書込むこと
ができる。−ト述した第2の例では、受信機およびデー
タは新たに書込む必要がある。
し特定のタイムスロットを用いる場合には、データを入
アクセスユニットにより読出した後、中央コントローラ
により同一のタイムスロットが割当てられた列における
次のアクセスユニットによって、所望のビット位置にお
けるこのタイムスロットに通信すべきメツセージに依存
して少なくともOおよび1の形態のデータを書込むこと
ができる。−ト述した第2の例では、受信機およびデー
タは新たに書込む必要がある。
本発明によりOを良好に書込み得るようにするためには
各アクセスユニットは既に設けられているOR−ゲート
13の外にAND−ゲート14を具える。更に、各アク
セスユニットには関連するOR−ゲートの第1入力端子
に接続された出力端子12bの外に第2出力端子12c
を設け、この出力端子をAND=ゲート14の第1入力
端子に接続する。関連する遅延段7′および10′の出
力端子をAND−ゲート14の第2入力端子に接続し、
このAND−ゲート14の出力端子をOR−ゲート13
の第2入力端子に接続する。遅延段の出力端子を既知の
交換システムの場合と同様にアクセスユニットの入力端
子12aに接続する。
各アクセスユニットは既に設けられているOR−ゲート
13の外にAND−ゲート14を具える。更に、各アク
セスユニットには関連するOR−ゲートの第1入力端子
に接続された出力端子12bの外に第2出力端子12c
を設け、この出力端子をAND=ゲート14の第1入力
端子に接続する。関連する遅延段7′および10′の出
力端子をAND−ゲート14の第2入力端子に接続し、
このAND−ゲート14の出力端子をOR−ゲート13
の第2入力端子に接続する。遅延段の出力端子を既知の
交換システムの場合と同様にアクセスユニットの入力端
子12aに接続する。
欠失は第4図の回路が出力端子12bおよび12cにお
ける書込み信号の論理値に依存して弔−アクセスユニッ
トに関して作動する手段を示す。
ける書込み信号の論理値に依存して弔−アクセスユニッ
トに関して作動する手段を示す。
上表から明らかなように、第2出カ端子12cおよび単
一AND−ゲート14のみを追加するだけで、各アクセ
スユニットが申込みタイムスロットに0を書込み得るよ
うになり、これにより既に得られた1の形状の情報を消
去することができる。また、中央コントローラが全ての
遊びのビット位置に1を有するタイムスロットを発生さ
せる場合には、」二連した原理をも適用することができ
ることは明らかである。更に、項“]”および“0”の
みが2進データの転送を行うことも勿論である。
一AND−ゲート14のみを追加するだけで、各アクセ
スユニットが申込みタイムスロットに0を書込み得るよ
うになり、これにより既に得られた1の形状の情報を消
去することができる。また、中央コントローラが全ての
遊びのビット位置に1を有するタイムスロットを発生さ
せる場合には、」二連した原理をも適用することができ
ることは明らかである。更に、項“]”および“0”の
みが2進データの転送を行うことも勿論である。
第6図は第1および2図に示す所と同様な交換システム
の第2例を示す。本例においてもパケット−交換トラフ
ィックの形態のデータ通信に対し容量を著しく拡張する
ことができる。第6図においても便宜上順方向チャネル
のみを示す。その理由は逆方向チャネルも全く同様に構
成されるからである。かかる容量の拡張は、1群のアク
セスユニットのビジービットに対しリセットライン15
を設けると共にアドレス検出ユニッ斗16をも設ケるこ
とによって達成することができる。このアドレス検出ユ
ニットは1つの群に存在するアクセスユニットの入力端
子と同数の多数の入力端子を設け、これら入力端子の各
々を群からの1つのアクセスユニットにリンクする。群
からの1つのアクセスユニットが直列メモリを経てデー
タパケットを受け、その受信アドレスがそれ自体のアド
レスと一致する場合には、出力端子12のこのアクセス
ユニットニヨって出力制御信号をアドレス検出ユニット
16の関連する入力端子に供給する。アドレス検出ユニ
ット16はその出力端子17をリセットライン15に接
続し、群のアクセスユニットの1つにより制御信号をア
ドレス検出ユニットに供給する場合にはアドレス検出ユ
ニットからリセット信号を受けるようになる。各群のア
クセスユニットの終端部に論理AND−ゲート18を挿
入し、これにより群の最終遅延段7′および10′から
信号を受けると共にアクセスユニットの前の群からライ
ン15のビジービットのリセット信号を受けるようにす
る。
の第2例を示す。本例においてもパケット−交換トラフ
ィックの形態のデータ通信に対し容量を著しく拡張する
ことができる。第6図においても便宜上順方向チャネル
のみを示す。その理由は逆方向チャネルも全く同様に構
成されるからである。かかる容量の拡張は、1群のアク
セスユニットのビジービットに対しリセットライン15
を設けると共にアドレス検出ユニッ斗16をも設ケるこ
とによって達成することができる。このアドレス検出ユ
ニットは1つの群に存在するアクセスユニットの入力端
子と同数の多数の入力端子を設け、これら入力端子の各
々を群からの1つのアクセスユニットにリンクする。群
からの1つのアクセスユニットが直列メモリを経てデー
タパケットを受け、その受信アドレスがそれ自体のアド
レスと一致する場合には、出力端子12のこのアクセス
ユニットニヨって出力制御信号をアドレス検出ユニット
16の関連する入力端子に供給する。アドレス検出ユニ
ット16はその出力端子17をリセットライン15に接
続し、群のアクセスユニットの1つにより制御信号をア
ドレス検出ユニットに供給する場合にはアドレス検出ユ
ニットからリセット信号を受けるようになる。各群のア
クセスユニットの終端部に論理AND−ゲート18を挿
入し、これにより群の最終遅延段7′および10′から
信号を受けると共にアクセスユニットの前の群からライ
ン15のビジービットのリセット信号を受けるようにす
る。
ライン15の信号を論理Oとする場合には、ANDゲー
ト18の出力信号も論理Oとなり、従ってビジービット
をOにリセットすることができる。
ト18の出力信号も論理Oとなり、従ってビジービット
をOにリセットすることができる。
1群のアクセスユニットがアドレス検出ユニットを常時
具える理由は、アクセスユニットが或るメツセージを意
味する人アドレス(RCVRビット)に基づき一旦検出
されると、第3図から明らかなように、メツセージの人
アドレスの最終ビットの多数のビット位置進んだビジー
ビットが、クロック信号の制御の下で更に多数のアクセ
スユニットシフトさせるようになるからである。この数
は2つのビット位置間の距離に相当する。ビジービット
に次いで単一要求ビットおよび14−ビット受信アドレ
スが追従するようにした」二連した例では、16個以下
の16アクセスユニット12(1,)−12(16)を
1群に含めてリセットライン15を経て関連するタイム
スロットのビジービットをOに適時にリセットし得るよ
うにする。この場合にはアドレスコントローラは16個
の入力端子16a−16bを具える。
具える理由は、アクセスユニットが或るメツセージを意
味する人アドレス(RCVRビット)に基づき一旦検出
されると、第3図から明らかなように、メツセージの人
アドレスの最終ビットの多数のビット位置進んだビジー
ビットが、クロック信号の制御の下で更に多数のアクセ
スユニットシフトさせるようになるからである。この数
は2つのビット位置間の距離に相当する。ビジービット
に次いで単一要求ビットおよび14−ビット受信アドレ
スが追従するようにした」二連した例では、16個以下
の16アクセスユニット12(1,)−12(16)を
1群に含めてリセットライン15を経て関連するタイム
スロットのビジービットをOに適時にリセットし得るよ
うにする。この場合にはアドレスコントローラは16個
の入力端子16a−16bを具える。
このアドレスコントローラおよびリセットラインによっ
て、ビジービットはアドレスされたアクセスユニットか
ら或る距離に位置するアクセスユニットでリセットされ
得るようになり、これにより関連するタイムスロットを
新たなデータパケットに更に取込むことができる。
て、ビジービットはアドレスされたアクセスユニットか
ら或る距離に位置するアクセスユニットでリセットされ
得るようになり、これにより関連するタイムスロットを
新たなデータパケットに更に取込むことができる。
第4図に示すリアルタイム通信の手段は第6図に示すデ
ータ通信の手段と組合わせることができることは明らか
であり、従って、交換システムの速度を低下させること
なく、回線−交換通信およびパケット交換データ通信の
双方に対し既知の交換システムよりも容量の大きな交換
システムを提供することができる。
ータ通信の手段と組合わせることができることは明らか
であり、従って、交換システムの速度を低下させること
なく、回線−交換通信およびパケット交換データ通信の
双方に対し既知の交換システムよりも容量の大きな交換
システムを提供することができる。
第1図は回線及び/又はパケット交換通信用交換システ
ムの既知の交換システムを示すブロック回路図、 第2図は第1図に示す交換システムの通信チャネルの一
部分を詳細に示すブロック回路図、第3図は単一タイム
スロットの種々のビット位置を示す説明図、 第4図はリアルタイム通信に対する第1図に示す所と同
様の交換システムの第1変形例を示すブロック回路図、 第5a−c図は特定の通信に対するタイムスロットの再
配置の例を夫々示す説明図、 第6図はデータ通信に対する第1図に示す交換システム
の第2例を示すブロック回路図である。 7.10 8.11 13 ・・・ 14 ・・ 15 ・・・ 16 ・・・ 18 ・・・ 20 ・・ 21 ・・・ ・・・ 直列メモリ ・・・ 出力端子 アクセスユニット OR−ゲート AND−ゲート リセットライン アドレス検出回路 ANDゲート クロックパルス回路 加入者
ムの既知の交換システムを示すブロック回路図、 第2図は第1図に示す交換システムの通信チャネルの一
部分を詳細に示すブロック回路図、第3図は単一タイム
スロットの種々のビット位置を示す説明図、 第4図はリアルタイム通信に対する第1図に示す所と同
様の交換システムの第1変形例を示すブロック回路図、 第5a−c図は特定の通信に対するタイムスロットの再
配置の例を夫々示す説明図、 第6図はデータ通信に対する第1図に示す交換システム
の第2例を示すブロック回路図である。 7.10 8.11 13 ・・・ 14 ・・ 15 ・・・ 16 ・・・ 18 ・・・ 20 ・・ 21 ・・・ ・・・ 直列メモリ ・・・ 出力端子 アクセスユニット OR−ゲート AND−ゲート リセットライン アドレス検出回路 ANDゲート クロックパルス回路 加入者
Claims (1)
- 【特許請求の範囲】 1、中央コントローラと、クロック信号源と、一対の直
列メモリと、一連の連続アクセスユニットとを具え、各
アクセスユニットは関連する加入者端子にリンクすると
共に前記第1および第2直列メモリの関連するメモリ位
置の読出しおよび書込み端子にリンクし、2つの直列メ
モリの入力端子および出力端子を前記中央コントローラ
にリンクすると共に第1および第2直列メモリのメモリ
位置に記憶された情報を夫々クロック信号の制御のもと
で第1アクセスユニットから最終アクセスユニットに、
および、最終アクセスユニットから第1アクセスユニッ
トに夫々転送せしめ、連続フレームパターンを発生する
中央コントローラは常時等しい数のタイムスロットを有
し、各タイムスロットは情報ビットの少なくとも或る量
を書込み得るクロック信号周期の所定数を含み、各アク
セスユニットは、第1の2進値情報を有する情報ビット
の代わりに新たなビットを1つのタイムスロットに書込
むように配列し、この新たなビットはこのタイムスロッ
トの前記アクセスユニットにより決まる位置に第2の2
進値を有する回線及び/又はパケット交換通信用交換シ
ステムにおいて、少なくとも複数のアクセスユニットに
対し1つのタイムスロット内に前記第1の2進値を有す
る情報ビットをも書込む手段を設けるようにしたことを
特徴とする回線及び/又はパケット交換通信用交換シス
テム。 2、各直列メモリは、前記シフトレジスタに接続された
多数のアクセスユニットに少なくとも等しい多数の遅延
段を有するシフトレジスタを具え、連続遅延段の各対間
に1対の入力端子を有する第1論理ゲートを設け、この
第1論理ゲートの第1端子を前の遅延段の出力端子にリ
ンクし、第2端子を関連するアクセスユニットの出力端
子にリンクし、出力端子を次の遅延段の入力端子にリン
クし、前記遅延段の各対間に他の論理ゲート手段を設け
、この他の論理ゲートを2つの遅延段の一方にリンクす
ると共に前記アクセスユニットにリンクするようにした
ことを特徴とする請求項1に記載の回線及び/又はパケ
ット交換通信用交換システム。 3、前記第1の2進値を論理0とし、前記第2の2進値
を論理1とし、第1の論理ゲートをOR−ゲートとし、
前記論理ゲート手段は出力端子および1対の入力端子を
有するANDゲートを具え、その第1入力端子を前の遅
延段の出力端子に接続し、第2入力端子を関連するアク
セスユニットの第2出力端子に接続し、出力端子を前記
OR−ゲートの第1入力端子に接続するようにしたこと
を特徴とする請求項2に記載の回線及び/又はパケット
交換通信用交換システム。 4、特定のタイムスロットのビジービットをこのタイム
スロットがビジーであることを示す論理状態にすると共
に、1パターン内のこのタイムスロットの直列数を入お
よび出アクセスユニットの双方に知らせる中央コントロ
ーラを、回線−交換通信網に配列するようにしたことを
特徴とする請求項1〜3の少なくとも1つの項に記載の
回線及び/又はパケット交換通信用交換システム。 5、特定のタイムスロットのビジービットをこのタイム
スロットがビジーであることを示す状態にすると共に、
1パターン内のこのタイムスロットの直列数および入ア
クセスユニットのアドレスを出アクセスユニットに知ら
せる中央コントローラを、回線−交換通信網に配列し、
更に、このアドレスを到来時にタイムスロットに書込む
出アクセスユニットを配列するようにしたことを特徴と
する請求項1〜3の少なくとも1つの項に記載の回線及
び/又はパケット交換通信用交換システム。 6、多数のアクセスユニットおよびメモリ位置により常
時1つの群を形成し、各群に対しアドレス検出ユニット
、空ラインおよび論理ゲート手段を設け、群内の各アク
セスユニットを前記アドレス検出ユニットの関連する入
力端子にリンクすると共にこのアクセスユニットが1タ
イムスロットに伝送されたメッセージにそれ自体のアド
レスを検出する際これに制御信号を供給するように配列
し、アドレス制御ユニットの出力端子を次の群の空ライ
ンにリンクし、この出力端子は1つのアクセスユニット
からの制御信号を入力端子の一方が受信すると休止信号
を発生するように配列し、かつ、前の群の空ラインおよ
び最後のメモリ箇所の出力端子を論理ゲート手段にリン
クし、この論理ゲート手段を休止信号が空ラインに存在
する際に第1の2進値を有する信号を発生し得るように
配列するようにしたことを特徴とする請求項1または2
に記載の回線及び/又はパケット交換通信用交換システ
ム。 7、前記ゲート手段は論理AND−ゲートを具え、かつ
、前記休止信号によって1タイムスロットのビジービッ
トを前記第1の2進値にリセットし得るようにしたこと
を特徴とする請求項3〜6の何れかの項に記載の回線及
び/又はパケット交換通信用交換システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8801033 | 1988-04-21 | ||
NL8801033A NL8801033A (nl) | 1988-04-21 | 1988-04-21 | Schakelstelsel voor circuit- en/of pakketgeschakelde communicatie. |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0216838A true JPH0216838A (ja) | 1990-01-19 |
Family
ID=19852174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1100378A Pending JPH0216838A (ja) | 1988-04-21 | 1989-04-21 | 回線及び/又はパケット交換通信用交換システム |
Country Status (5)
Country | Link |
---|---|
US (1) | US4953158A (ja) |
EP (1) | EP0338628B1 (ja) |
JP (1) | JPH0216838A (ja) |
DE (1) | DE68903986T2 (ja) |
NL (1) | NL8801033A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE469617B (sv) * | 1991-12-16 | 1993-08-02 | Ellemtel Utvecklings Ab | Paketkopplad och kretskopplad vaeljare daer varje ansluten enhet disponerar oever aatminstone en styrtidlucka |
US6614781B1 (en) | 1998-11-20 | 2003-09-02 | Level 3 Communications, Inc. | Voice over data telecommunications network architecture |
US6442169B1 (en) | 1998-11-20 | 2002-08-27 | Level 3 Communications, Inc. | System and method for bypassing data from egress facilities |
JP4006871B2 (ja) * | 1999-02-25 | 2007-11-14 | 株式会社デンソー | シリアル通信装置 |
US7324635B2 (en) | 2000-05-04 | 2008-01-29 | Telemaze Llc | Branch calling and caller ID based call routing telephone features |
US8559443B2 (en) | 2005-07-22 | 2013-10-15 | Marvell International Ltd. | Efficient message switching in a switching apparatus |
US9705656B2 (en) | 2013-05-03 | 2017-07-11 | Qualcomm Incorporated | Systems and methods for peer-to-peer and AP traffic multiplexing |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55153449A (en) * | 1979-04-18 | 1980-11-29 | Fujitsu Ltd | Data communication system |
JPS62189841A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 回線多重ル−プネツトワ−クにおける通信方式 |
JPS62236239A (ja) * | 1986-04-08 | 1987-10-16 | Nec Corp | 回線多重ル−プネツトワ−ク |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2094109A (en) * | 1981-01-30 | 1982-09-08 | Eltra Corp | A method and apparatus to serially load multibit data to a terminal of a data ring system |
US4383315A (en) * | 1981-07-20 | 1983-05-10 | Bell Telephone Laboratories, Incorporated | Idle time slot seizure and transmission facilities for loop communication system |
US4503533A (en) * | 1981-08-20 | 1985-03-05 | Stanford University | Local area communication network utilizing a round robin access scheme with improved channel utilization |
US4460994A (en) * | 1981-10-05 | 1984-07-17 | At&T Bell Laboratories | Loop communication system |
EP0269803A3 (de) * | 1986-12-05 | 1990-03-07 | ANT Nachrichtentechnik GmbH | Schaltungsanordnung zur Vermittlung von PCM-Kanälen |
-
1988
- 1988-04-21 NL NL8801033A patent/NL8801033A/nl not_active Application Discontinuation
-
1989
- 1989-04-14 US US07/338,803 patent/US4953158A/en not_active Expired - Lifetime
- 1989-04-17 DE DE8989200957T patent/DE68903986T2/de not_active Expired - Fee Related
- 1989-04-17 EP EP89200957A patent/EP0338628B1/en not_active Expired
- 1989-04-21 JP JP1100378A patent/JPH0216838A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55153449A (en) * | 1979-04-18 | 1980-11-29 | Fujitsu Ltd | Data communication system |
JPS62189841A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 回線多重ル−プネツトワ−クにおける通信方式 |
JPS62236239A (ja) * | 1986-04-08 | 1987-10-16 | Nec Corp | 回線多重ル−プネツトワ−ク |
Also Published As
Publication number | Publication date |
---|---|
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US4953158A (en) | 1990-08-28 |
DE68903986T2 (de) | 1993-04-29 |
EP0338628A1 (en) | 1989-10-25 |
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NL8801033A (nl) | 1989-11-16 |
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