JP3434794B2 - Pll回路 - Google Patents
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Description
cked Loop )回路に関し、特に、PLLロック前後でチ
ャージポンプ回路の出力電流を切り替えるPLL回路に
関する。
に伴い、機能素子であるPLL(Phase Locked Loop )
回路が注目され始めた。
象を利用して、電圧制御発振器からの出力周波数と位相
とが、入力信号の周波数と位相とに応答するように構成
された回路であり、アナログ技術とディジタル技術とを
融合させる画期的な回路である。
PLL周波数シンセサイザ回路がある。このPLL周波
数シンセサイザ回路は、一般的に、移動体通信システ
ム、TV・BS・CS放送のチューナ等に使用されてい
るものであり、アナログ信号として送信されてきた情報
をディジタル信号に変換するまでのインタフェースとし
て活用されている。
信システムでは、デジタル通信化や多チャンネル化等の
動向が著しく、これに伴い、PLL回路の小型・小電力
化はもちろんのこと、PLL回路におけるデータ通信へ
の対応やチャネル切り替え時の高速化が要求されてい
る。
回路において、チャネル切り替え後の周波数が安定する
までの時間、即ち周波数ロックアップタイムの高速化に
多大に影響を及ぼすチャージポンプ回路の出力電流切り
替えタイミングの高速化を達成する必要がある。
示す。図14を参照すると、従来技術によるPLL回路
は、周波数fs[Hz]の基準信号fsを出力する水晶発
振器100と、この水晶発振器100より出力された基
準信号fsを1/R分周してリファレンス信号fs/Rを発生
させる分周器(1/R)200と、入力された2つの信
号(リファレンス信号fs/R、発振分周信号f0/N)の位相
差に対応する電圧(位相差信号PDU 、PDD )を発生させ
る位相比較器(PD)300と、ローパスフィルタ(L
PF)500が有するコンデンサに電荷を蓄えるための
チャージポンプ回路(CP)400と、チャージポンプ
回路400より入力された出力電流信号Icp において高
周波数成分を除去し、波形を整形するローパスフィルタ
(LPF)500と、ローパスフィルタ500より入力
された制御電圧信号CCの電圧値に従って発振する電圧制
御発振器(VCO)600と、VCO600から出力さ
れた周波数f0[Hz]の発振信号f0を、外部からの指
示に従って1/N分周するプログラマブル分周器(1/
N)700と、このプログラマブル分周器700の分周
数Nを決定するデータインタフェース(Data In
terface)800と、位相比較器(PD)300
に入力された2つの信号(リファレンス信号fs/R、発振
分周信号f0/N)の同期が図られたか否かを検出するロッ
ク検出回路(LOCK)900と、を有して構成されて
いる。
水晶発振器100から出力され、分周器200で1/R
分周された周波数fs/R[Hz]のリファレンス信号
fs/Rと、電圧制御発振器600から出力され、プログラ
マブル分周器700により1/N分周された周波数f0
/N[Hz]の発振分周信号f0/Nと、を比較し、この比
較の結果に基づいて位相差信号PDU 及びPDD を出力す
る。
信号PDU 及びPDD が入力されると、ロック検出回路90
0から入力される一定周期のロック信号Ioswに基づいて
出力電流信号Icp の電流値Icp[A]を切り替える。
スフィルタ500を介することで、高周波成分が除去さ
れ、波形整形がされた電圧値CC[V]の制御電圧信号
CCとなり、電圧制御発振器600に入力される。
周波数fs[Hz]の基準信号fsを1/R分周した周波
数fs/R[Hz]のリファレンス信号fs/Rと電圧制御
発振器600から出力された周波数f0[Hz]の信号
を1/N分周した周波数f0/N[Hz]の発振分周信
号f0/Nとの位相差に基づいて電圧制御発振器600へ入
力される制御電圧信号CCに補正をかけることで、図14
に示すPLL回路は、PLL制御を実行している。
として、特に重要視されるパラメータとしては、チャネ
ル(周波数)を切り替えることにより生じる位相ずれを
解消する周波数安定時間、即ち周波数ロックアップタイ
ムと、電圧制御発振器600から出力される発振信号f0
における正規の信号の純度を示すキャリアノイズ、即ち
C/Nとがある。
Nとの両特性は、チャージポンプ回路400の出力電流
信号Icp の電流値Icp[A]と、ローパスフィルタ5
00のフィルタ定数と、プログラマブル分周器700の
分周比Nと、等により求められるPLL回路のダンピン
グファクタにより決定される。
電流信号Icp の電流値Icp[A]を大きくすると、ロ
ーパスフィルタ500を構成するコンデンサを急速に充
放電するため、ダンピングファクタは大きくなり、これ
に対し、出力電流信号Icp の電流値Icp[A]を小さ
くすると、上記のコンデンサを緩やかに充放電するた
め、ダンピングファクタは小さくなる。
ファクタが大きい場合、安定状態に向かって急速に収束
するため、ロックアップタイムは短時間となるものの、
安定状態に移行する過渡状態において激しく状態が変化
するため、大きなノイズ成分が発生し、C/Nが悪化す
る。
ァクタが小さい場合、緩やかに安定状態へ移行するた
め、ロックアップタイムは長時間となるものの、過渡状
態における状態の変化が少ないため、発生するノイズが
少なく、C/Nが改善される。
を高速化することと、C/Nを改善することと、は相反
する関係となる。
すために、従来技術では、チャージポンプ回路400を
電流駆動型に構成することで、PLLロック前の高速切
り替えと、PLLロック後のノイズ特性の向上と、を図
っていた。
を、図15を用いて詳細に説明する。
ージポンプ回路400は、位相比較器300から出力さ
れた位相差信号PDU の入力段として、P−MOSFET
Q401が設けられ、また、位相比較器300から出力され
た位相差信号PDD の入力段として、インバータINV401を
介してN−MOSFETQ402が設けられている。
ソースに接続されており、且つこのソースは、定電流回
路I402を介して電源電圧Vが接続されている。また、N
−MOSFETQ402の基盤は、ソースに接続されてお
り、且つこのソースは、定電流源I403を介して接地され
ている。
ク検出回路900から出力されたロック信号Ioswに応じ
て切り替わるスイッチSW401 と、一方がスイッチSW401
に接続され、他の一方が接地されている定電流回路I401
と、このスイッチSW401 及び定電流回路I401と並列に構
成された定電流回路I400と、を有して構成されている。
路I401に接続されていない一方と、定電流回路I400の接
地されていない一方とは、それぞれ定電流回路I402及び
I403に入力され、この定電流回路I400及びI401を流れる
電流に従って、定電流回路I402及びI403が導通させる電
流を制限するように構成されている。
よるチャージポンプ回路400は、図16に示すように
動作する。即ち、チャージポンプ回路400は、ロック
検出回路900よりロック信号IoswがスイッチSW401 へ
入力されるアンロック時には、定電流回路I401に流れる
電流I401と定電流回路I400に流れる電流I400と
を加算した値の電流(I400+I401)を出力電流
信号Icp としてローパスフィルタ500へ出力し、ま
た、ロック検出回路900よりロック信号Ioswがスイッ
チSW401 へ入力されないロック時には、定電流回路I400
に流れる電流I400のみを出力電流信号Icp としてロ
ーパスフィルタ500へ出力するように、出力電流信号
Icp の電流値Icp[A]を切り替えることにより良好
な特性を得ている。
ンプ回路400から出力される供給電流量が大きな値に
設定されるためロックアップタイムが短縮され、また、
ロック状態では、この供給電流量が低く抑えられるため
良好なC/N特性が得られている。
来技術によるPLL回路では、チャージポンプ回路40
0から出力される出力電流Icp の切り替えるタイミング
を、ロック検出回路900から一定周期に出力されるロ
ック信号Ioswを基に、一定時間内で供給される電流量が
切り替えられるように構成されているため、位相比較器
300における両信号の位相差の状態に応じた任意の時
間設定が行えず、このため、外付けフィルタであるロー
パスフィルタ500のフィルタ定数の設定にダンピング
ファクタが大きく左右され、相反するロックアップタイ
ムとC/Nとの特性を十分に満足することが困難となる
問題を有していた。
記と同様な理由により、アンロック時の時間軸を一定の
値しか設定できないため、アンロック時のループゲイン
変動に応じた最適なダンピングファクタの設定が不可能
であるという問題を有している。
たもので、チャージポンプ回路からの出力電流の切り替
えを、位相比較器における両信号の位相状態に応じた周
期に設定するように構成することで、高C/N特性を確
保しつつ、任意の設定時間でロックアップタイムの高速
化を図ることが可能となるPLL回路を提供することを
目的とする。
めに、本発明は以下のような特徴を有する。請求項1記
載の発明は、入力される発振器制御信号の電圧値に基づ
いて発振信号を出力する電圧制御発振手段と、発振信号
を外部から入力された分周比設定データに従って分周
し、発振分周信号を出力するプログラマブル分周手段
と、発振分周信号とリファレンス信号との位相差に基づ
いて位相差信号を出力する位相比較手段と、位相差信号
に基づいて任意の電流値である出力電流信号を出力する
チャージポンプ手段と、出力電流信号を所定のループバ
ンド幅に基づいて積分処理して高周波成分を除去し、発
振器制御信号を出力するローパスフィルタリング手 段
と、チャージポンプ手段から出力される出力電流信号の
電流値を切り替えるファストロックタイマ手段と、分周
比設定データを基に出力電流信号の電流値を切り替える
第1の指示をファストロックタイマ手段に与える第1の
データインタフェース手段と、を有するPLL回路であ
って、分周比設定データは、外部回路との同期を図るた
めのクロック信号と、出力電流信号の電流値を切り替え
る期間を指定するデータ信号と、出力電流信号の電流値
を切り替えるタイミングを指定するイネーブル信号と、
を含んだデータであり、第1のデータインタフェース手
段は、クロック信号を受信して外部回路との同期を図
り、更に、該図られた外部回路との同期を基にデータ信
号を取込み、該取り込んだデータ信号をファストロック
タイマ手段に出力するシフトレジスタ手段と、シフトレ
ジスタ手段により出力されるデータ信号の有効部分を指
定し、更に、出力電流信号の電流値を切り替えるタイミ
ングを指定するラッチ・リセット信号を出力するイネー
ブルカウンタ手段と、を有して構成され、ファストロッ
クタイマ手段は、シフトレジスタ手段から出力されたデ
ータ信号を、イネーブルカウンタ手段から出力されたラ
ッチ・リセット信号に基づいてラッチさせ、1つ以上の
カウント値設定信号を出力するデータラッチ手段と、1
つ以上のカウント値設定信号を基にカウント値を設定
し、ラッチ・リセット信号が入力されたタイミングを始
点としてリファレンス信号をカウント値数、カウントす
る期間、出力電流信号の電流値を切り替えるためのタイ
マ信号を出力するプログラマブルカウント手段と、を有
して構成され、チャージポンプ手段は、タイマ信号が出
力されている期間、出力電流信号の電流値を切り替える
出力電流信号スイッチ手段を有して構成され、プログラ
マブルカウント手段は、第1から第nのフリップフロッ
プを有して構成され、第1から第nのフリップフロップ
各々のQバー出力は、各々のフリップフロップに設けら
れているD入力に入力され、1つ以上のカウント値設定
信号の種類は、フリップフロップの数と同数であり、且
つ、各々リファレンス信号及びラッチ・リセット信号と
論理積が取られ、該論理積の結果は、各々異なるフリッ
プフロップのS入力に入力され、第1のフリップフロッ
プのCp入力には、リファレンス信号が入力され、第k
(1<k≦n)のフリップフロップのCp入力には、リ
ファレンス信号と第1から第k−1のフリップフロップ
各々のQバー出力との論理積の結果が入力さ れ、プログ
ラマブルカウント手段は、第1から第nのフリップフロ
ップのQバー出力全ての論理積を反転した値を、タイマ
信号として出力することを特徴とする。
LL回路において、第1の指示は、ファストロックタイ
マ手段に出力電流信号の電流値を所定の期間、高い値に
切り替えさせることを特徴とする。
記載のPLL回路において、ファストロックタイマ手段
は、第1の指示を基にリファレンス信号のカウント値及
び出力電流信号の電流値を切り替えるタイミングを特定
し、該特定したタイミングを始点としてリファレンス信
号をカウント値数、カウントする期間、出力電流信号の
電流値を切り替えることを特徴とする。
いずれか1項に記載のPLL回路において、ローパスフ
ィルタリング手段の所定のループバンド幅を切り替える
フィルタ切替手段をさらに有することを特徴とする。
LL回路において、外部から入力されるデータを基に所
定のループバンド幅を切り替える第2の指示をフィルタ
切替手段に与える第2のデータインタフェース手段をさ
らに有し、フィルタ切替手段は、第2の指示に基づい
て、ローパスフィルタリング手段の所定のループバンド
幅を切り替えることを特徴とする。
LL回路において、分周比設定データを基に出力電流信
号の電流値を切り替える第2の指示をフィルタ切替手段
に与える第2のデータインタフェース手段をさらに有
し、フィルタ切替手段は、第2の指示に基づいて、ロー
パスフィルタリング手段の所定のループバンド幅を切り
替えることを特徴とする。
LL回路において、フィルタ切替手段は、出力電流信号
の電流値が切り替えられるタイミングと同期して所定の
ループバンド幅を切り替えることを特徴とする。
記載のPLL回路において、第2の指示は、ローパスフ
ィルタリング手段のループバンド幅を所定の期間、短い
値に切り替えさせることを特徴とする。
記載のPLL回路において、フィルタ切替手段は、第2
の指示を基にリファレンス信号のカウント値及び所定の
ループバンド幅を切り替えるタイミングを特定し、該特
定したタイミングを始点としてリファレンス信号をカウ
ント値数、カウントする期間、所定のループバンド幅を
切り替えることを特徴とする。
PLL回路において、出力電流信号スイッチ手段は、第
1のスイッチと、並列に構成された2つの抵抗とを含ん
で構成され、タイマ信号は、第1のスイッチに入力さ
れ、第1のスイッチは、タイマ信号が入力されていない
期間、2つの抵抗のうち、いずれか1つへ流れる電流を
遮断させ、チャージポンプ手段は、2つの抵抗に流れる
電流の合計値に基づいて出力電流信号の電流値を決定す
ることを特徴とする。
のPLL回路において、出力電流信号の電流値は、2つ
の抵抗を流れる電流の合計値であることを特徴とする。
のPLL回路において、タイマ信号は、出力電流信号の
電流値を切り替える期間、ハイレベルであり、また、出
力電流信号の電流値を切り替える期間外、ローレベルで
あり、第1のスイッチは、第1のN−MOSFETを含
んで構成され、タイマ信号は、第1のN−MOSFET
のゲートに印加されることを特徴とする。
6記載のPLL回路において、第2のデータインタフェ
ース手段は、クロック信号を受信して外部回路との同期
を図り、更に、該図られた外部回路との同期を基にデー
タ信号を取込み、該取り込んだデータ信号をファストロ
ックタイマ手段に出力するシフトレジスタ手段と、該シ
フトレジスタ手段により出力されるデータ信号の有効部
分を指定し、更に、出力電流信号の電流値を切り替える
タイミングを指定するラッチ・リセット信号を出力する
イネーブルカウンタ手段と、を有して構成され、フィル
タ切替手段は、シフトレジスタ手段から出力されたデー
タ信号を、イネーブルカウンタ手段から出力されたラッ
チ・リセット信号に基づいてラッチさせ、1つ以上のカ
ウント値設定信号を出力するデータラッチ手段と、1つ
以上のカウント値設定信号を基にカウント値を設定し、
ラッチ・リセット信号が入力されたタイミングを始点と
してリファレンス信号をカウント値数、カウントする期
間、所定のループバンド幅を切り替えるためのタイマ信
号を出力するプログラマブルカウント手段と、を有して
構成され、ローパスフィルタリング手段は、タイマ信号
が出力されている期間、所定のループバンド幅を切り替
えるループバンド幅スイッチ手段を有して構成されるこ
とを特徴とする。
のPLL回路において、ループバンド幅スイッチ手段
は、第2のスイッチと、並列に接続された2つの抵抗と
を含んで構成され、タイマ信号は、第2のスイッチに入
力され、第2のスイッチは、タイマ信号が入力されてい
ない期間、2つの抵抗のうち、いずれか1つへ流れる電
流を遮断させ、ローパスフィルタリング手段のループバ
ンド幅は、並列に接続された抵抗全体の抵抗値に依存し
て決定されることを特徴とする。
のPLL回路において、タイマ信号は、所定のループバ
ンド幅を切り替える期間、ハイレベルであり、また、所
定のループバンド幅を切り替える期間外、ローレベルで
あり、第2のスイッチは、第2のN−MOSFETを含
んで構成され、タイマ信号は、第2のN−MOSFET
のゲートに印加されることを特徴とする。
PLL回路において、フリップフロップは、セット・リ
セット・D−フリップフロップであることを特徴とす
る。
PLL回路において、フリップフロップの数及びカウン
ト値設定信号の種類は、4つであり、カウント値は、リ
ファレンス信号の0周期分から15周期分までの16階
調であることを特徴とする。
するにあたり、その概要を説明すると、本発明のPLL
回路は、入力された信号(以下ではこれを基準信号とし
ている)と、内部における電圧制御発振器(VCO)が
発振した信号と、が位相同期(Lock-in )する前後で、
チャージポンプ回路(CP)がローパスフィルタ(LP
F)に供給する電流の電流量を切り替えるPLL回路に
おいて、この電流量を切り替えるためのファストロック
タイマ回路(Fast Lock Timer )を設けたことを特徴と
している。
号fsを1/R分周したものを更に任意の分周数でカウン
トすることにより、任意の時間でチャージポンプ回路の
出力電流を切り替え、ロックアップ時にローパスフィル
タへ十分な電流量を供給し、ロック時に必要十分な電流
量をローパスフィルタへ供給することを可能にするもの
である。
が基準信号に対して電圧制御発振器からの信号の引き込
み過程を、任意の時間軸により決定することを可能とし
ている。このため、本発明ではローパスフィルタのフィ
ルタ定数に左右されずにロックアップタイムの高速化及
び微調整を図ることが可能となる。以下、図面を用い
て、本発明のPLL回路を詳細に説明する。
明する。図1は、第1の実施形態によるPLL回路の構
成を示すブロック図である。
まかな構成要素として、入力された2つの信号の位相を
比較し、この比較の結果に基づく電圧を位相差信号PDU
及びPDD として出力する位相比較器(PD)1と、位相
比較器1から入力された位相差信号PDU 及びPDD に従っ
て異なる電流量の出力電流信号Icp を出力するチャージ
ポンプ回路(CP)2と、チャージポンプ回路2から入
力された出力電流信号Icp を積分処理することで、高周
波成分を除去し、波形を直流(DC)成分に整形して発
振器制御信号CCとして出力するローパスフィルタ(LP
F)3と、ローパスフィルタ3から出力された発振器制
御信号CCに基づいて発振信号f0を出力する電圧制御発振
器(VCO)4と、電圧制御発振器4から入力された発
振信号f0を外部から入力された任意の分周数Nにより1
/N分周するプログラマブル分周器(1/N)5と、こ
のプログラマブル分周器5に外部から指示された分周数
Nを設定するデータインタフェース(Data Interface)
6と、外部から指示されたカウント値Mを基にチャージ
ポンプ回路2から出力される出力電流信号Icp の電流値
を変化させるファストロックタイマ回路(Fast Lock Ti
mer )7と、を有して構成される。
れる2つの信号は、図1に示すPLL回路外部から入力
される周波数fs[Hz]の基準信号fsが分周数Rで分
周された周波数fs/R[Hz]のリファレンス信号fs
/Rと、プログラマブル分周器5から出力される周波数f
0/N[Hz]の発振分周信号f0/Nと、である。従っ
て、位相比較器1は、リファレンス信号fs/Rと発振分周
信号f0/Nとの位相を比較し、この比較の結果に基づい
て、位相差信号PDU 及びPDD を出力する。
示す回路図である。図2を参照すると、本実施形態で用
いられる位相比較器1は、9つのNANDゲートNAND1
〜NAND9 を有して構成されている。
及びNAND3 とNANDゲートNAND4及びNAND5 とは、そ
れぞれリセット・セット・フリップフロップR-S-FF1 及
びR-S-FF2 を形成し、それぞれNANDゲートNAND1 及
びNANDゲートNAND6 から出力される信号によるチャ
タリングを防止する。
において、ローレベル“L”とハイレベル“H”とを切
り替える時に生じる雑音電圧のことであり、切り替え時
の誤作動の原因となるものである。
つの信号の正負が入れ代わる時に生じるチャタリングを
リセット・セット・フリップフロップ型にそれぞれ接続
した4つのNANDゲートNAND2 〜NAND5 により解消し
ている。
フリップフロップR-S-FF1 及びR-S-FF2 からの出力は、
それぞれNANDゲートNAND7 、NAND8 、NAND9 へ入力
されるよう構成される。
リファレンス信号fs/RとNANDゲートNAND8 の出力と
が入力されるNANDゲートNAND1 の出力と、発振分周
信号f0/NとNANDゲートNAND9 の出力とが入力される
NANDゲートNAND6 の出力と、が更に入力され、ま
た、NANDゲートNAND7 の出力は、NANDゲートNA
ND8 及びNAND9 の入力と、リセット・セット・フリップ
フロップR-S-FF1 及びR-S-FF2 をそれぞれ構成するNA
NDゲートNAND3 及びNAND4 の入力と、へ分岐されてい
る。
NANDゲートNAND1 の出力の他に、リセット・セット
・フリップフロップR-S-FF1 の出力とNANDゲートNA
ND7の出力とが入力され、NANDゲートNAND9 の入力
へは、NANDゲートNAND6の出力の他に、リセット・
セット・フリップフロップR-S-FF2 の出力とNANDゲ
ートNAND7 の出力とが接続される。
示すような位相の異なる2つの信号(リファレンス信号
fs/R及び発振分周信号f0/N)がそれぞれ入力された場
合、図2に示す位相比較器1からの出力される位相差信
号PDU 及びPDD は、図3に示すような信号となる。その
後、出力された位相差信号PDU 及びPDD は、それぞれ図
1に示すように、チャージポンプ回路2へ入力される。
チャージポンプ回路2は、位相差信号PDD の入力段に、
インバータINV1が設けられており、更に、P−MOSF
ETQ1と、N−MOSFETQ2と、定電流回路I0、I1、
I2、及びI3と、スイッチSW1と、を有して構成されてい
る。
に詳細に示す。図4を参照すると、本実施形態によるチ
ャージポンプ回路2は、位相差信号PDU の入力段にP−
MOS型のFETQ1が設けられ、これに対して、位相差
信号PDD の入力段にインバータINV1を設けることで、入
力される位相差信号PDD の電圧値を反転させて、後段に
設けたN−MOS型のFETQ2のゲート電極へ入力され
るよう構成されている。
路2は、3つのP−MOSFETQ3、Q4、及びQ5と、3
つのN−MOSFETQ6、Q7、及びQ8と、抵抗R1及びR2
と、を有して構成されている。
−MOSFETQ2とは、それぞれのドレインが接続され
たC−MOS型のインピーダンス変換回路21を構成し
ている。このインピーダンス変換回路21は、入力イン
ピーダンスを無限大とし、これに対して、出力インピー
ダンスをオン(導通)/オフ(遮断)時に切り替えると
いう効果も奏する。
は、それぞれのゲートがP−MOSFETQ3のドレイン
と接続されたカレントミラー構成の定電流回路22を構
成するもので、図1における定電流回路I2に相当するも
のである。この定電流回路22は、上記のインピーダン
ス変換回路21の負荷抵抗であり、P−MOSFETQ1
がオン状態の時の出力インピーダンスとなり、出力に一
定の電流量を供給するよう動作する。
MOSFETQ4のドレインは、定電流回路23を構成す
るN−MOSFETQ6及びQ7のゲートとN−MOSFE
TQ7のドレインとに接続されている。
流回路I3と相当するものである。更に定電流回路23
も、上記のインピーダンス変換回路21の負荷抵抗であ
り、N−MOSFETQ6がオン状態の時の出力インピー
ダンスとなり、出力に一定の電流量を供給するよう動作
する。
るスイッチSW1 を構成するものであり、外部のファスト
ロックタイマ回路7からタイマ信号flosw が入力される
ことでオン状態となり、抵抗R1に電流が流れる状態にす
る。
おける定電流回路I0及びI1を構成するものであり、抵抗
R1には電流I1が、抵抗R2には電流I0が、それぞれ流れ
る。
タイマ信号flosw が入力された場合、定電流回路22に
流れる電流量の絶対値は電流(I0+I1) となり、また、タ
イマ信号flosw が入力されていない場合、定電流回路2
2に流れる電流量の絶対値は電流I0となる。
入力された場合、チャージポンプ回路2は、正の電流量
を出力し、これに対して、位相差信号PDD が入力された
場合、チャージポンプ回路2は、負の電流量を出力する
よう動作する。
タイマ信号flosw が入力されている状態において、位相
比較器1から位相差信号PDU が入力された場合、チャー
ジポンプ回路2から出力される出力電流信号Icp の電流
量は抵抗R1及びR2に流れる電流量の合計(I0+I1 )であ
り、位相比較器1から位相差信号PDD が入力された場
合、チャージポンプ回路2から出力される出力電流信号
Icp の電流量は抵抗R1及びR2に流れる電流量の合計の負
の値(-(I0+I1))である。
7からタイマ信号flosw が入力されていない状態におい
て、位相比較器1から位相差信号PDU が入力された場
合、チャージポンプ回路2から出力される出力電流信号
Icp の電流量は抵抗R2に流れる電流量(I0)であり、位
相比較器1から位相差信号PDD が入力された場合、チャ
ージポンプ回路2から出力される出力電流信号Icp の電
流量は抵抗R1に流れる電流量の負の値(-I0 )である。
ンプ回路2の出力信号:図3) また、チャージポンプ回路2から出力される出力電流信
号Icp を、図3を用いて説明する。但し、タイマ信号fl
osw については図3の説明において触れず、後述におい
て説明することとする。
信号を、説明の都合上、それぞれリファレンス信号fs/R
と発振分周信号f0/Nとすると、位相比較器1より出力さ
れる位相差信号PDU は、リファレンス信号fs/Rが立ち上
がりのタイミングで立ち下がり、発振分周信号f0/Nが立
ち上がるタイミングで立ち上がる。これにより、位相比
較器1は、入力された2つの信号において、リファレン
ス信号fs/Rの位相が発振分周信号f0/Nの位相よりも進ん
でいる場合に位相差信号PDU を出力する。
周信号f0/Nの立ち上がりで立ち下がり、リファレンス信
号fs/Rが立ち上がるタイミングで立ち上がる。これによ
り、位相比較器1は、入力された2つの信号において、
発振分周信号f0/Nの位相がリファレンス信号fs/Rの位相
よりも進んでいる場合に位相差信号PDD を出力する。
の状態を“Z”レベルとし、リファレンス信号fs/R若し
くは発振分周信号f0/Nが立ち上がり後に“L”レベルと
なるものとする。
相差信号PDU 及びPDD において、位相差信号PDU は、そ
のままチャージポンプ回路2におけるP−MOSFET
Q1のゲートへ入力され、これに対して、位相差信号PDD
は、インバータINV1により電圧レベルが反転されてN−
MOSFETQ2のゲートに入力される。
回路2におけるP−MOSFETQ1は、ゲートに位相差
信号PDU が入力されることで、位相差信号PDU が“L”
レベルのとき、即ち、発振分周信号f0/Nの位相がリファ
レンス信号fs/Rの位相よりも遅れている場合に、オン状
態となり、定電流回路I2から供給される電流を出力電流
信号Icp として出力する。
るN−MOSFETQ2は、ゲートにインバータINV1によ
り反転された位相差信号PDD が入力されることで、位相
差信号f0/Nが“L”レベルのとき、即ち、リファレンス
信号fs/Rの位相が発振分周信号f0/Nの位相よりも遅れて
いる場合に、オン状態となり、定電流回路I3から供給さ
れる電流を出力電流Icp として出力する。
は負の電流である。従って、チャージポンプ回路2から
出力される出力電流信号Icp は、図3に示すように、P
−MOSFETQ1がオン状態のときに正の出力電流信号
Icp を出力し、これに対して、N−MOSFETQ2がオ
ン状態のときに負の出力電流信号Icp を出力するよう動
作する。
は、図1におけるローパスフィルタ3に入力され、積分
処理される。この積分処理により、出力電流信号Icp
は、高周波成分が除去され、波形が直流成分に整形され
て、電圧レベルがCC[V]の発振器制御信号CCとして
出力される。
力される発振信号f0は、位相比較器1における2つの信
号の位相差に基づくものであることが明らかである。
振信号f0は、プログラマブル分周器5に入力される。こ
のプログラマブル分周器5は、データインタフェース
(DataInterface)6から入力される信号により分周数
Nを決定し、発振信号f0を1/N分周する。従って、位
相比較器1では、基準信号fsが1/R分周されたリファ
レンス信号fs/Rと発振信号f0が1/N分周された発振分
周信号f0/Nとを比較するよう構成される。これは、本実
施形態によるPLL回路において、実質的に位相同期が
図られる2つの信号の周波数の比が(N/R)となるこ
とを示している。
す。図4を参照すると、本実施形態によるデータインタ
フェース6は、シフトレジスタ(Shift Register)SR1
とイネーブルカウンタ(Enable Counter)EC1 とを有し
て構成されている。ここで、シフトレジスタSR1 には、
分周比設定データにおけるクロック信号(Clock )とデ
ータ信号(Data)とが入力され、イネーブルカウンタEC
1 には、イネーブル信号(Enable)が入力されるよう構
成される。但し、この分周比設定データによりプログラ
マブル分周器5及びファストロックタイマ回路7に設定
される分周数N及びカウント値Mは、任意の値である。
即ち、この値は、本実施形態によるPLL回路が出力す
る周波数をモニタリングした結果に基づくものであった
り、また、予め状況に合わせて設定されているものであ
ったりする。
形態においては、データインタフェース6と外部構成と
のビット同期用のクロック信号(Clock )と、nビット
のシリアルデータから成るデータ信号(Dara)と、デー
タ信号の有効部分を指定するイネーブル信号(Enable)
と、を含んで構成されているものである。
入力されたクロック信号(Clock )を基に、外部とのビ
ット同期を図り、この同期に従ってデータ信号(Data)
を取り込むよう動作し、これと並行して、イネーブルカ
ウンタEC1 へ入力されたイネーブル信号(Enable)に従
って、取り込むデータ信号(Data)における有効部分を
判断し、プログラマブル分周器5に設定する分周数Nを
決定するよう動作する。
レジスタSR1 で受信されたデータ信号(Data)からプロ
グラマブル分周器5に分周数Nを設定するためのデータ
とファストロックタイマ回路7にカウント値Mを設定す
るためのデータとを取り出し、各々のデータを図1にお
けるプログラマブル分周器5及びファストロックタイマ
回路7に出力するのと並行して、イネーブルカウンタEC
1 で受信されたイネーブル信号(Enable)を上記のプロ
グラマブル分周器5及びファストロックタイマ回路7に
ラッチ信号(Latch )若しくはリセット信号(Reset )
として出力する。
マブル分周器5には、発振分周信号f0/Nの分周数が設定
され、また、ファストロックタイマ回路7には、後述の
ように、リファレンス信号fs/Rのカウント値Mが設定さ
れる。
器5に設定される分周数Nとファストロックタイマ回路
7に設定されるカウント値Mとは、共に同一の分周比設
定データを基として求められている。これらを同一のデ
ータインタフェース6を介して設定するにあたり、本実
施形態では、分周比設定データにおいて分周数Nを設定
するためのデータ領域とカウント値Mを設定するための
データ領域とを各々異なるビット領域として構成してい
る。このようなデータ(ビット)構成は、従来技術にお
いて多々使用されているため、本実施形態では特に限定
して説明することを省略する。
ら出力される出力電流信号Icp の電流レベルを、周波数
引き込み時(アンロック時)と位相同期過程(ロック
時)とにおいて切り替える、即ち、アンロック(ロック
アップ)時にはチャージポンプ回路2から比較的高い電
流を流出させ、ロック時においては比較的低い電流を流
出させるように構成することで、ロックアップタイムを
短縮し、更に、高いC/N特性が図られることを実現す
るためのものである。
4) 上記のようなアンロック時とロック時とで、ローパスフ
ィルタ3に供給する電流の値を切り替えるために、第1
の実施形態によるPLL回路には、新たにファストロッ
クタイマ回路(Fast Lock Timer )7が設けられてい
る。このファストロックタイマ回路7は、図4に示すよ
うに、データインタフェース6より入力された分周比設
定データを格納するデータラッチ回路(Data Latch)DL
1 と、このデータラッチ回路DL1 によりラッチされたデ
ータ(分周比設定データ)を格納し、この格納したデー
タを基としてカウント値Mが設定されるmビットのプロ
グラマブルカウンタ(Programable Counter )PC1 と、
を有して構成され、データインタフェース6におけるシ
フトレジスタSR1 から出力されたラッチされたデータ
(ラッチデータ:Latch )をデータラッチ回路DL1 で受
信し、このラッチデータを基に、入力されるリファレン
ス信号fs/RをプログラマブルカウンタPC1 によりカウン
トさせるよう動作する。
力される信号は、データラッチ回路DL1 へラッチデータ
の有効部分を指定するラッチ信号(Latch )、及び、プ
ログラマブルカウンタPC1 に設定されるカウント値Mを
リセットするためのリセット信号(Reset )として機能
する。
出力される、プログラマブルカウンタPC1 のカウント値
Mを設定する信号は、後述においてカウント値設定信号
FLKとしている。但し、以下の説明では、プログラマブ
ルカウンタPC1 に設定される最大のカウント値Mを“1
5”としているため、本実施形態の説明では、カウント
値設定信号FLK をカウント値設定信号FLK1〜FLK4として
いる。
5 上記のようなファストロックタイマ回路7を構成するプ
ログラマブルカウンタPC1 の回路構成例を図5を用いて
詳細に説明する。図5を参照すると、本実施形態による
プログラマブルカウンタPC1 は、2つの入力が設けられ
ており、一方の入力にリセット信号(Reset )としてイ
ネーブル信号(Enable)が入力され、他の一方の入力に
カウント対象のリファレンス信号fs/Rが入力される。
fs/Rは分岐され、一方がインバータINV10 、他方がNA
ND回路NAND16〜NAND23それぞれに入力される。
のリファレンス信号fs/Rは、次にNAND回路NAND10を
介してインバータINV11 に入力される。その後、インバ
ータINV11 から出力されたリファレンス信号fs/Rは、イ
ンバータINV12 及びインバータINV13 を介してセット・
リセット・D−フリップフロップSR-D-FF1のCp入力
へ、NAND回路NAND13によりセット・リセット・D−
フリップフロップSR-D-FF1のQバー(図中、文字にアッ
パーラインが付加されているものを“バー”と表現す
る)出力と理論積が取られたのちインバータINV14 を介
してセット・リセット・D−フリップフロップSR-D-FF2
のCp入力へ、NAND回路NAND14によりセット・リセ
ット・D−フリップフロップSR-D-FF1及びSR-D-FF2各々
のQバー出力と理論積が取られたのちインバータINV15
を介してセット・リセット・D−フリップフロップSR-D
-FF3のCp入力へ、更にNAND回路NAND15によりセッ
ト・リセット・D−フリップフロップSR-D-FF1及びSR-D
-FF2及びSR-D-FF3各々のQバー出力と理論積が取られた
のちインバータINV16 を介してセット・リセット・D−
フリップフロップSR-D-FF4のCp入力へ、それぞれ入力
される。
は、上記のリファレンス信号fs/Rと同様にNAND回路
NAND16〜NAND23それぞれに入力される。
16、NAND18、NAND20、NAND22には、データラッチ回路DL
1 から出力されたカウント値設定信号FLK1、FLK2、FLK
3、FLK4がそれぞれ入力される。ここで、データラッチ
回路DL1 から出力されるカウント値設定信号FLK1、FLK
2、FLK3、FLK4は、それぞれデータインタフェース6の
シフトレジスタSR1 を介して受信したデータ信号がラッ
チされたものである。また、このラッチされたデータ
は、それぞれ専用線(バス)を介してカウント値設定信
号FLK1〜FLK4としてプログラマブルカウンタPC1 に入力
される。また、プログラマブルカウンタPC1 において、
NAND回路NAND16にはカウント値設定信号FLK1が入力
され、NAND回路NAND18にはカウント値設定信号FLK2
が入力され、NAND回路NAND20にはカウント値設定信
号FLK3が入力され、更に、NAND回路NAND22にはカウ
ント値設定信号FLK4が入力されるよう構成される。
タPC1 の構成例では、カウント値Mとして設定される数
値の最大値が“15”とされており、カウント値設定信
号FLK1〜FLK4により、プログラマブルカウンタPC1 のカ
ウント値Mが“1”から“15”までの自然数となるよ
うに構成されている。即ち、図5におけるカウント値設
定信号FLK1として“1”が入力されるとカウント値Mに
“1”が加算され、カウント値設定信号FLK2として
“1”が入力されるとカウント値Mに“2”が入力さ
れ、カウント値設定信号FLK3として“1”が入力される
とカウント値Mに“4”が加算され、更にカウント値設
定信号FLK4として“1”が入力されるとカウント値Mに
“8”が加算される。従って、プログラマブルカウンタ
PC1 に設定されるカウント値Mは、これらの加算される
値の組み合わせにより“1”から“15”までの自然数
に設定される。これは、例えばカウント値Mとして“M
=1”を設定する場合、カウント値設定信号FLK1のみが
“1”として入力され、また、カウント値Mとして“M
=15”が設定される場合、カウント値設定信号FLK1〜
FLK4の全てが“1”として入力されるよう構成されてい
るということである。
SR-D-FF1〜SR-D-FF4の各Sバー入力は、それぞれ接続さ
れているNAND回路NAND16、NAND18、NAND20、NAND22
から出力された信号を反転して受信する。また同様に、
上記の各セット・リセット・D−フリップフロップSR-D
-FF1〜SR-D-FF4の各Rバー入力は、それぞれ接続されて
いるNAND回路NAND17、NAND19、NAND21、NAND23から
出力された信号を反転して受信する。
リップフロップSR-D-FF1〜SR-D-FF4の各Cp入力には、
各々インバータINV13 、INV14 、INV15 、INV16 から出
力された信号が入力され、また、同各セット・リセット
・D−フリップフロップSR-D-FF1〜SR-D-FF4の各D入力
には、同各セット・リセット・D−フリップフロップSR
-D-FF1〜SR-D-FF4のQバー出力が接続される。
・D−フリップフロップSR-D-FF1〜SR-D-FF4のQバー出
力から出力された信号は、それぞれNAND回路NAND11
により理論積が取られ、この理論積の反転した値がファ
ストロックタイマ回路7の出力信号(タイマ信号)flos
w として出力される。
ックタイマ回路7は、データインタフェース6より入力
されるイネーブル信号Enableの立ち上がりを始点として
プログラマブルカウンタPC1 においてリファレンス信号
fs/Rの立ち上がりの数をカウントし、この立ち上がりの
回数が設定されたカウント値Mに達するまで、チャージ
ポンプ回路2へタイマ信号flosw を出力するよう動作す
る。
ポンプ回路2におけるスイッチSW1を構成するN−MO
SFETQ8のゲートに入力され、これにより、チャージ
ポンプ回路2から出力される出力電流信号Icp の電流量
の絶対値が|I0+I1|となる。
プ回路2が電流駆動型として構成され、ロック時とアン
ロック時とで出力電流信号Icp を異なる電流値Icp ((I
0+I1) 若しくは(I0))により出力するよう構成されてい
るためである。また、この電流値Icp の切り替えは、タ
イマ信号flosw がスイッチSW1 に入力されることにより
実現されている。
タイマ回路7から出力されるタイマ信号flosw に同期し
て、チャージポンプ回路2の出力電流信号Icp の電流値
Icp[A]が切り替えられる。即ち、タイマ信号flos
w が高レベルのときは、チャージポンプ回路2からロー
パスフィルタ3に供給される電流量Icp[A]が大き
な値に設定され、これにより、ロックアップタイムの短
縮が図られる。これに対して、タイマ信号flosw が低レ
ベルのときは、ローパスフィルタ3に供給される電流量
Icpが小さく抑えられ、これにより、高いC/N特性
が図られる。
面を用いて詳細に説明する。
タイミングチャートを用いる。図6は、第1の実施形態
における各信号の時間動作を示すタイミングチャートで
ある。図6において、“PLL Frequency ”は、基準信号
fsの周波数を示している。従って、本実施形態による動
作の説明では、PLL回路が同調すべきチャネル周波
数、即ち、基準信号fsを1/R分周したリファレンス信
号fs/Rのチャネル周波数が、f1[Hz]からf2[H
z]に切り替えられた場合について説明するものであ
る。
は、図14に示すPLL回路において、チャージポンプ
回路400が出力する信号の電流量の変化の様子であ
る。従って、従来技術によるチャージポンプ回路400
では、リファレンス信号fs/Rのチャネル周波数がf1
[Hz]からf2[Hz]に変化した場合、PLL回路
がアンロック状態となり、この期間中、比較的大きな電
流量がチャージポンプ回路400から出力され、ロック
状態後にチャージポンプ回路400から出力される信号
の電流量が抑えられるように動作している。このため、
従来技術によるPLL回路では、ロックアップが安定状
態に収束する直前の段階においても、比較的大きな電流
量がローパスフィルタ500に供給されるよう構成され
ているため、ロックアップの高速化が妨げられるという
問題を有していた。
”、及び“Enable”は、上記で説明したように、外部
から入力される分周比設定データに含まれるものであ
り、図1におけるプログラマブル分周器5の分周数及び
ファストロックタイマ回路7のカウント値Mを決定する
ための信号である。更に、上記においてデータ信号Data
は、PLL回路が同調すべきチャネル周波数がf1[H
z]からf2[Hz]に切り替えられる処理の前に外部
から図1におけるデータインタフェース6へクロック信
号Clock と同時に入力される。
おいて、プログラマブル分周器5の分周数Nを設定する
ためのデータは、プログラマブル分周器5へ出力され、
また、ファストロックタイマ回路7のカウント値Mを設
定するためのデータは、ファストロックタイマ回路7へ
出力される。このように各々の設定として出力されたデ
ータを受信したプログラマブル分周器5及びファストロ
ックタイマ回路7では、プログラマブル分周器5におい
て発振信号f0を分周するための分周数Nが設定され、ま
た、ファストロックタイマ回路7において、リファレン
ス信号fs/Rのカウントするための値(カウント値M)と
して設定される。
器5及びファストロックタイマ回路7に設定された分周
数N及びカウント値Mは、後にデータインタフェース6
から各回路(プログラマブル分周器5及びファストロッ
クタイマ回路7)にイネーブル信号Enableが入力された
時点で有効となり、これにより、プログラマブル分周器
5では、発振信号f0の分周が開始され、また、ファスト
ロックタイマ回路7では、リファレンス信号fs/Rのカウ
ントが開始される。但し、図6からも明らかなように、
イネーブル信号EnableがプログラマブルカウンタPC1 に
入力されるタイミングは、発振信号f0がロックすべき周
波数がF1[Hz]からF2[Hz]に切り替えられる
タイミングと同一である。これにより、本実施形態によ
るチャージポンプ回路2は、発振信号f0の周波数が切り
替えられたタイミングと同時に出力電流信号Icp の電流
値を切り替えるよう動作することが可能となる。
ストロックタイマ回路7は、リファレンス信号fs/Rのカ
ウント値Mが上記のように設定されたカウント値Mに到
達するまでタイマ信号flosw をチャージポンプ回路2の
スイッチSW1 へ出力する。これにより、チャージポンプ
回路2からローパスフィルタ3へ供給される出力電流信
号Icp の電流値が比較的大きな値(|I0+I1|)に
切り替えられる。
-FF2”、“SR-D-FF3”、及び“SR-D-FF4”は、それぞれ
ファストロックタイマ回路7におけるプログラマブルカ
ウンタPC1 を構成するセット・リセット・D−フリップ
フロップのQバー出力からの出力信号である。ここで、
このファストロックタイマ回路7を構成するプログラマ
ブルカウンタPC1 の回路動作を図5及び図7を用いて詳
細に説明する。
=8) ここで、本実施形態によるファストロックタイマ回路7
におけるプログラマブルカウンタPC1 の動作を説明する
ために、プログラマブルカウンタPC1 がリファレンス信
号fs/Rを8周期カウントするよう設定されている場合に
ついて例を揚げるものとする。
ックタイマ回路7におけるデータラッチ回路DL1 から出
力されるデータ信号(これを信号FLK1〜FLK4としてい
る)ににより、プログラマブルカウンタPC1 を構成する
セット・リセット・D−フリップフロップSR-D-FF4〜SR
-D-FF4を目的に応じて動作させる必要がある。即ち、本
実施形態におけるプログラマブルカウンタPC1 に対して
は、カウント値設定信号FLK4を“1”として入力し、他
のカウント値設定信号FLK1〜FLK3を“0”として入力す
る必要がある。これにより、本実施形態で示すプログラ
マブルカウンタPC1 には、上記で説明したように“8”
がカウント値Mとして設定される。以下、このようにカ
ウント値Mが設定される動作を図7を用いて説明する。
動作例を説明するために、データラッチ回路DL1 から出
力される信号FLK1〜FLK4は、それぞれ信号FLK1〜FLK3が
低レベル(これを“0”とする)であり、信号FLK4のみ
が高レベル(これを“1”とする)とされる。
おいて、イネーブル信号Enableがリセット信号Reset と
して入力されると、NAND回路NAND16、NAND18、NAND
20は全ての期間において“1”を出力し、これに対し
て、NAND回路NAND22はリセット信号Reset が“1”
である期間においてリファレンス信号fs/Rが“1”であ
る期間、“0”を出力し、この期間以外は“1”を出力
するよう動作する。
NAND19、NAND21はリセット信号Reset が“1”である期
間においてリファレンス信号fs/Rが“1”である期間、
“0”を出力し、この期間以外は“1”を出力する。こ
れに対して、NAND回路NAND23は全ての期間において
“1”を出力する。
23からの出力は、NAND回路NAND16、NAND18、NAND2
0、NAND22からの出力であれば、各々セット・リセット
・D−フリップフロップSR-D-FF1〜SR-D-FF4のSバー入
力に、また、NAND回路NAND17、NAND19、NAND21、NA
ND23であれば、各々セット・リセット・D−フリップフ
ロップSR-D-FF1〜SR-D-FF4のRバー入力に、入力され
る。
力は、それぞれゲートにNAND回路が設けられてお
り、入力された信号を反転して受信するよう構成されて
いる。
フロップSR-D-FF1〜SR-D-FF4側で認識される各NAND
回路からの電圧レベルは、セット・リセット・D−フリ
ップフロップSR-D-FF1〜SR-D-FF3側では、Sバー入力が
全ての期間において“0”であり、また、Rバー入力が
リセット信号Reset が“1”である期間においてリファ
レンス信号fs/Rが“1”である期間、“1”であり、こ
の期間以外は“0”である。これに対して、セット・リ
セット・D−フリップフロップSR-D-FF4側では、Sバー
入力がリセット信号Reset が“1”である期間において
リファレンス信号fs/Rが“1”である期間、“1”であ
り、この期間以外は“0”である。
ット・リセット・D−フリップフロップSR-D-FF1〜SR-D
-FF3はQバー出力を“1”とし、セット・リセット・D
−フリップフロップSR-D-FF4はQバー出力を“0”とす
る。
フロップSR-D-FF1のQバー出力から出力される信号は、
セット・リセット・D−フリップフロップSR-D-FF1のC
p入力にストローブ信号としてインバータINV13 から出
力された“INV13”が入力されるため、図7におけ
る“SRD-FF1 Qバー”のように、“INV13”の立ち
下がりエッジ(ダウンエッジ)に反応して“SRD-FF1 Q
バー”の電圧レベル“1”と“0”とが切り替えられ、
これにより、リファレンス信号fs/Rの周期が実質的に2
分周されたものとなる。
ロップSR-D-FF1のQバー出力からの出力は、NAND回
路NAND13によりリファレンス信号fs/Rとの理論積が取ら
れ、インバータINV14 を介してセット・リセット・D−
フリップフロップSR-D-FF2のストローブ信号としてCp
入力に入力される。この信号が図7中の“INV14”
に相当するものである。従って、セット・リセット・D
−フリップフロップSR-D-FF2は、この“INV14”の
信号のダウンエッジに従って、Qバー出力から出力する
信号“SRD-FF2 Qバー”を“1”から“0”へ若しくは
“0”から“1”へ切り替える。
バー”は、NAND回路NAND14によりリファレンス信号
fs/Rとセット・リセット・D−フリップフロップSR-D-F
F1のQバーから出力された“SRD-FF1 Qバー”との理論
積が取られ、インバータINV15 を介してセット・リセッ
ト・D−フリップフロップSR-D-FF3のストローブ信号と
してCp入力に入力される。この信号が図7中の“IN
V15”に相当するものである。従って、セット・リセ
ット・D−フリップフロップSR-D-FF3は、この“INV
15”の信号のダウンエッジに従って、Qバー出力から
出力する信号“SRD-FF3 Qバー”を“1”から“0”へ
若しくは“0”から“1”へ切り替える。
Qバー”は、NAND回路NAND15によりリファレンス信
号fs/Rとセット・リセット・D−フリップフロップSR-D
-FF1及びSR-D-FF2各々のQバーから出力された“SRD-FF
1 Qバー”及び“SRD-FF2 Qバー”との理論積が取ら
れ、インバータINV16 を介してセット・リセット・D−
フリップフロップSR-D-FF4のストローブ信号としてCp
入力に入力される。この信号が図7中の“INV16”
に相当するものである。従って、セット・リセット・D
−フリップフロップSR-D-FF4は、この“INV16”の
信号のダウンエッジに従って、Qバー出力から出力する
信号“SRD-FF4 Qバー”を“1”から“0”へ若しくは
“0”から“1”へ切り替える。
リップフロップから出力された信号“SRD-FF1 Qバー”
〜“SRD-FF4 Qバー”は、次にNAND回路NAND11に入
力され、各々に対して理論積が取られ、その後、ファス
トロックタイマ回路7からの出力であるタイマ信号flos
w として出力される。
リップフロップから出力される信号“SRD-FF1 Qバー”
〜“SRD-FF4 Qバー”の論理積は、リファレンス信号fs
/Rを8分周する期間、“0”となるため、この値の反転
値は、リファレンス信号fs/Rを8分周する期間、“1”
となる。
11から出力されるタイマ信号floswは、“SRD-FF4 Qバ
ー”が“0”である期間のみ、“1”となる。
“Fast Lock Timer Out(=flosw) ”である。上記のよう
な構成は、図6に示されているように、タイマ信号flos
w が出力されている(高レベルとなっている)期間、チ
ャージポンプ回路2から出力される出力電流信号Icp の
電流量Icpが、(Icp=I0+I1)となり、この
期間以外の出力電流信号Icp の電流量Icpが、(Ic
p=I0)となることからも明らかである。また、この
チャージポンプ回路2から出力される出力電流信号Icp
の電流量の変化は、図6における“CP Current Conditi
on”により示されている。
インタフェース6は、取り込んだデータ信号に基づきプ
ログラマブル分周器5及びファストロックタイマ回路7
に設定する分周数N及びカウント値Mをそれぞれ決定
し、この決定した分周数Nをプログラマブル分周器5及
びファストロックタイマ回路7へ出力する。これに対し
て、上記のようにカウント値Mが設定されたファストロ
ックタイマ回路7は、平行してデータインタフェース6
のイネーブルカウンタEC1 より入力されたイネーブル信
号の立ち上がりを受けてプログラマブルカウンタPC1 に
おけるカウント値Mを初期化して新たにカウントを開始
する。その後、ファストロックタイマ回路7は、リファ
レンス信号fs/Rを“M”周期分、カウント値Mするま
で、タイマ信号flosw を出力する。
p =I0+I1)の期間、即ち、ファストロックタイマ回路
7からタイマ信号flosw が出力されている期間、本実施
形態によるPLL回路では、高速ロックアップ化が図ら
れ、これに対して、出力電流信号Icp が低レベル(Icp
=I0)の期間、即ち、ファストロックタイマ回路7から
タイマ信号flosw が出力されていない期間、本発明によ
るPLL回路では、高C/N化が図られることとなる。
は、上記におけるカウント値Mに8(M=8)が設定さ
れた場合について示すものである。従って、mビットの
プログラマブルカウンタPC1 の出力信号を利用すること
により、このプログラマブルカウンタPC1 から出力され
た出力信号がファストロックタイマ回路7の出力信号fl
osw (=タイマ信号)となり、この時のファストロック
タイマ回路7の設定時間Tが{1/(リファレンス信号
の周波数)×M}となる(T={1/(fs/R)×
M})。
プログラマブルカウンタPC1 に設定されるカウント値M
がM=8である場合について説明したが、これを例えば
カウント値M=1,若しくは15として設定した場合そ
れぞれにおけるプログラマブルカウンタPC1 の動作を図
8及び図9を用いてそれぞれ詳細に説明する。
=1) 例えば、図5に示すプログラマブルカウンタPC1 にカウ
ント値M=1を設定する場合、カウント値設定信号FLK1
〜FLK4は、それぞれ図8に示すように、カウント値設定
信号FLK1のみが“1”とされ、その他のカウント値設定
信号FLK2〜FLK4は、全て“0”とされる。
・D−フリップフロップSR-D-FF1のSバー入力に入力さ
れる信号、即ち、NAND回路NAND16から出力される信
号は、リセット信号Reset が入力されている期間であっ
てリファレンス信号fs/Rが“1”である期間、“0”と
なり、この期間以外は“1”となる。
リップフロップSR-D-FF2〜SR-D-FF4のSバー入力に入力
される信号、即ち、NAND回路NAND18、NAND20、NAND
22から出力される信号は、全ての期間において“1”と
なる。
ロップSR-D-FF1のRバー入力に入力される信号、即ち、
NAND回路NAND17から出力される信号は、リセット信
号Reset が入力されている期間であってリファレンス信
号fs/Rが入力されている期間、“0”となり、この期間
以外は“1”となる。
リップフロップSR-D-FF2〜SR-D-FF4のRバー入力に入力
される信号、即ち、NAND回路NAND19、NAND21、NAND
23から出力される信号は、全ての期間において“1”と
なる。
フロップSR-D-FF1のQバー出力から出力される信号“SR
D-FF Qバー”は、Sバー入力に入力される信号が
“1”となることにより“0”に固定され、また、セッ
ト・リセット・D−フリップフロップSR-D-FF2〜SR-D-F
F4各々のQバー出力から出力される信号“SRD-FF2 Qバ
ー”〜“SRD-FF4 Qバー”は、Rバー入力に入力されて
いる信号が“1”となることで“1”に固定される。
フロップSR-D-FF1のQバー出力から出力される信号は、
インバータINV13 、即ち、リファレンス信号fs/Rの立ち
上がりを受けて“1”に反転する。このように反転され
た信号“SRD-FF1 Qバー”は、その後、リファレンス信
号fs/Rとの論理積が取られ、ストローブ信号(インバー
タINV14 の出力)としてセット・リセット・D−フリッ
プフロップSR-D-FF2のCp入力に入力される。
リップフロップSR-D-FF2のCp入力、即ち、インバータ
INV14 から出力される信号“INV14”は、全ての期
間において“0”となるため、セット・リセット・D−
フリップフロップSR-D-FF2のQバー出力から出力される
信号“SRD-FF2 Qバー”は、“1”に固定されたまま変
化しない。
ロップSR-D-FF3及びSR-D-FF4に対しても、各々のCp入
力にストローブ信号として入力される信号が全ての期間
において“0”となるため、各々のセット・リセット・
D−フリップフロップSR-D-FF3及びSR-D-FF4のQバー出
力から出力される信号は、“1”に固定されたままとな
る。
ト・D−フリップフロップSR-D-FF1〜SR-D-FF4のQバー
出力から出力された信号の論理積の反転値を出力するN
AND回路NAND11の出力波、図8に示すように、リファ
レンス信号fs/Rを1分周する期間において“1”を出力
するよう動作する。即ち、本動作例では、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw は、リ
ファレンス信号fs/Rの1周期分、出力される。これは、
即ち、カウント値設定信号FLK1〜FLK4を全て“1”に設
定した場合に、プログラマブルカウンタPC1 に設定され
るカウント値MがM=1となることを示している。
=15) また、上記に対して次に、プログラマブルカウンタPC1
にカウント値M=15を設定する場合について、以下に
図9を用いて説明する。
されるカウント値設定信号FLK1〜FLK4は、全てのカウン
ト値設定信号FLK1〜FLK4が“1”となる。
セット・D−フリップフロップSR-D-FF1〜SR-D-FF4のS
バー入力に入力される信号、即ち、NAND回路NAND1
6、NAND18、NAND20、NAND22から出力される信号は、リ
セット信号Reset が入力されている期間であってリファ
レンス信号fs/Rが“1”である期間、“0”となり、こ
の期間以外は“1”となる。
ップフロップSR-D-FF1〜SR-D-FF4のRバー入力に入力さ
れる信号、即ち、NAND回路NAND17、NAND19、NAND2
1、NAND23から出力される信号は、全ての期間において
“1”となる。
セット・D−フリップフロップSR-D-FF1〜SR-D-FF4のS
バー入力及びQバー入力は、それぞれゲートにインバー
タが設けられているため、それぞれで認識される信号
は、図19に示すようになる。
フリップフロップSR-D-FF1〜SR-D-FF4のQバー出力から
出力される信号も上記と同様の動作により、決定されて
いる。
11から出力される信号、即ち、それぞれのQバー出力の
論理積の反転値は、図9に示すように、リファレンス信
号fs/Rを15周期分周した期間“1”となり、その後、
“0”となるように動作する。これは、プログラマブル
カウンタPC1 にカウント値M=15が設定されたという
ことである。
イマ信号flosw が入力された場合のチャージポンプ回路
2の動作を図6に示すタイミングチャートを用いて詳細
に説明する。このタイミングチャートを説明するにあた
ってプログラマブルカウンタPC1 に設定されているカウ
ント値MはM=8である。
回路7のタイマ信号flosw に同期してチャージポンプ回
路2の出力電流信号Icp の電流値Icp[A]を切り替
える。即ち、タイマ信号flosw が高レベル(flosw =H
igh)の期間には、チャージポンプ回路2におけるス
イッチSW1 がオン(導通)状態となり、ローパスフィル
タ3に供給される電流量が大きな値(Icp =I0+I1)に
設定され、その後、タイマ信号flosw が低レベル(flos
w =Low)となった期間には、チャージポンプ回路2
にけるスイッチSW1 がオフ(遮断)状態となり、ローパ
スフィルタ3に供給される電流量が小さな値(Icp =I
0)に設定される。
の期間は、ロックアップタイムが短縮され、また、タイ
マ信号flosw が低レベルの期間は、高いC/N化が図ら
れるように動作するよう構成されている。
ついて図6を用いて詳細に説明する。図6を参照する
と、本実施形態によるPLL回路は、同調すべき発振信
号f0の周波数がf1[Hz]のチャネル設定からf2
[Hz]のチャネル設定へ切り替えられている。ファス
トロックタイマ回路7は、この切り替え時に同期して、
入力されているイネーブル信号Enableが立ち上がること
で、プログラマブルカウンタPC1 のカウント値Mをリセ
ットし、新たにカウントをスタートさせる。このとき、
上述のように、チャージポンプ回路2のスイッチSW1 へ
は、タイマ信号flosw が入力され、チャージポンプ回路
2から出力される出力電流信号Icp の電流量Icp
[A]が比較的大きな値(Icp =I0+I1)に変化する。
これにより、PLL回路全体におけるダンピングファク
タが通常よりも大きな値に変化し、安定状態に向かって
急速に収束し、発振信号f0(周波数f2[Hz])への
ロックアップタイムが短縮される。
マ回路7によるタイマ信号flosw の出力時間(タイマ時
間)の経過後はPLL回路がロック状態であるために、
ファストロックタイマ回路7は、タイマ信号flosw を低
レベルに変化させて、チャージポンプ回路2におけるス
イッチSW1 を遮断状態にする。これにより、チャージポ
ンプ回路2から出力される出力電流信号Icp の電流量I
cp[A]が小さな値に変化する。従って、PLL回路
全体のダンピングファクタが小さな値となり、PLL回
路全体が安定状態を保つよう動作し、PLL回路全体の
C/Nが向上する。
LL回路は、チャネル(周波数)切り替え時において、
ファストロックタイマ回路7によるタイマ時間の設定を
自由に変化させることが可能となり、チャージポンプ回
路2から出力される出力電流信号Icp の電流量Icp
[A]の切り替えを任意の時間軸で制御することが可能
となる。これは、本実施形態により、任意の時間軸でロ
ックアップタイムを設定することが可能となり、更に、
より向上されたC/N特性を発揮させることが可能とな
ることを意味している。
ロック時のループゲインの変動に対して、ロックアップ
タイムの高速化を図るために、ローパスフィルタ3の構
成要素であるコンデンサに十分な電流量が供給されるよ
う構成されているためである。即ち、本実施形態では、
最適なダンピングファクタを設定することが可能であ
る。
ローパスフィルタ3に供給する電流量の切り替えを任意
の時間軸で設定することが可能なように構成しているた
め、このローパスフィルタ3のフィルタ定数の設定に左
右されることなく、ロックアップタイムの短縮とC/N
特性の向上を図ることが可能である。
いて詳細に説明する。第2の実施形態では、主な基本構
成を上述の第1の実施形態と同様としているが、第1の
実施形態におけるファストロックタイマ回路17の出力
信号flosw (タイマ信号)の出力先、即ち、プログラマ
ブルカウンタPC1 の出力先に新たに異なる構成が設けれ
ている。
構成を詳細に説明する。図10は、本実施形態によるP
LL回路の構成を示すブロック図である。
LL回路は、第1の実施形態で示したPLL回路と同様
な構成として、位相比較器(PD)1と、チャージポン
プ回路(CP)2と、電圧制御発振器(VCO)4と、
プログラマブル分周器(1/N)5と、データインタフ
ェース(Data Interface)6と、を有して構成されてい
る。これらの構成及び動作は、第1の実施形態と同様で
あるため、本実施形態では詳細な説明を省略する。
タ(LPF)13とファストロックタイマ回路(Fast L
ock Timer )17とがあるが、これらは本実施形態特有
の構成となっている。即ち、ファストロックタイマ回路
17及びローパスフィルタ13において、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw が、ロ
ーパスフィルタ13におけるフィルタ定数を切り替える
信号flksw (フィルタ切替信号)の発生に利用されるよ
う構成されている。従って、第2の実施形態では、ロー
パスフィルタ13のフィルタ定数がPLLロック前後で
切り替えられるように構成されており、これにより、ロ
ックアップタイムの短縮と高C/N化とを、第1の実施
形態より更に可能にしている。これらの動作を、以下に
図面を用いて詳細に説明する。
図11) 図11には、本実施形態によるチャージポンプ回路2と
ローパスフィルタ13とファストロックタイマ回路17
との回路構成が示されている。ここでは、上記において
ファストロックタイマ回路17の構成を説明する。
ァストロックタイマ回路17は、第1の実施形態と同様
にプログラマブルカウンタPC1 とデータラッチ回路DL1
とを有して構成されている。このプログラマブルカウン
タPC1 及びデータラッチ回路Dl1 の構成及び動作は、第
1の実施形態で示したものと同様である。但し、本実施
形態では、プログラマブルカウンタPC1 の出力段、即
ち、タイマ信号flosw の出力が2つに分岐され、一方が
第1の実施形態と同様にチャージポンプ回路2のスイッ
チSW1 (N−MOSFETQ8のゲート)に入力され、他
の一方が、新たにファストロックタイマ回路17内に設
けられたN型MOSFETQ9のゲートに接続されてい
る。
びドレインは、それぞれグランド(アース)若しくはロ
ーパスフィルタ13を構成する抵抗R3に接続されてい
る。
カウンタPC1 からタイマ信号floswが出力されている期
間、新たに設けられたN−MOSFETQ9が導通状態と
なり、フィルタ切替信号flksw が発生するように構成さ
れている。これにより、タイマ信号flosw が出力されて
いる期間、ローパスフィルタのフィルタ特性が変化し、
短縮化されたロックアップタイムと高いC/N特性とを
実現している。
ィルタ特性を変化させる理由を、以下に図面を用いて詳
細に説明する。
要なパラメータは2つ存在する。1つはループバンド幅
であり、もう1つは位相余裕である。この2つのパラメ
ータは、共にPLL回路におけるPLLループの安定度
を決定するものである。更に、PLL回路の諸特性であ
るPhaseNoise特性とロックアップタイム特性
とも、この2つのパラメータで決定されるものである。
ーパスフィルタ13のフィルタ特性を決定する1つのパ
ラメータであるループバンド幅(Loop-Bandwidth)で決
定される。更に、このループバンド幅は、ローパスフィ
ルタ13の構成を替えることで比較的自由に変更するこ
とが可能なものである。
とロックアップタイムとは、ループバンド幅の変更に際
して相反する性質を示すものである。このことを図12
を用いて説明する。図12は、ループバンド幅(Loop-B
andwidth)の周波数に対するPhaseNoise特性
(Phase Noise )及びロックアップタイム(Lock-upTim
e)の依存性を示すグラフである。
幅(Loop-Bandwidth)[KHz]が取られており、これ
に対して縦軸にPhaseNoise特性(Phase Nois
e )[dBc/Hz]とロックアップタイム(Lock-up
Time)[ms]とが取られている。
Noise特性はループバンド幅が短くなる、即ち、周
波数が低くなるに連れて良好な値を示している。これに
対して、ロックアップタイムはループバンド幅が長くな
る、即ち、周波数が高くなるに連れて良好な値を示して
いる。
するためにローパスフィルタ13のループバンド幅が短
くなるよう構成すると、PLL回路のロックアップタイ
ムは長くなり、これに対して、ロックアップタイムを短
縮するためにローパスフィルタ13のループバンド幅が
長くなるよう構成すると、PLL回路のPhaseNo
ise特性は悪化する。
反する特性による矛盾を解消するために、ローパスフィ
ルタ13の直列に接続された抵抗及びコンデンサの構成
を並列に2段に構成し、PLLロック前後でループバン
ド幅を切り替えるように構成する。
タ13の回路構成を参照すると、2つのコンデンサC1及
びC2と2つの抵抗R3及びR4とを有して構成されている。
プ回路2側に構成されたコンデンサC1は、一方の端が出
力電流信号Icp が導通する導線に接続され、もう一方の
端がグランド(アース)に接続される。通常、1次のロ
ーパスフィルタの構成としては以上のような構成のみで
あるが、本実施形態では上記の導線とグランド間にコン
デンサC1と並列にもう1つのコンデンサC2が設けられ、
2次のローパスフィルタの構成としている。
サC1と同様に出力電流信号Icp が導通する導線に接続さ
れ、他の一方の端が、コンデンサC2とグランド間に並列
に構成された抵抗R3及びR4それぞれに接続されている。
がコンデンサC2に接続され、他の一方がグランドに接続
されている。これに対して、抵抗R3は、一方がコンデン
サC2に接続され、他の一方がP−MOSFETQ9を介し
てグランドに接続されている。
うにプログラマブルカウンタPC1 からタイマ信号flosw
が出力されている期間、導通状態となるように構成され
ている。
タ13は、アンロック状態時において、タイマ信号flos
w が高レベル(flosw=High)の期間、N−M
OSFETQ9がオン(導通)状態となるため、ローパス
フィルタ13において抵抗R4に並列に接続された抵抗R3
に電流が導通し、抵抗R3を伝達するフィルタ切替信号fl
ksw が発生するため、ローパスフィルタ13全体の抵抗
値RがR=(R3×R4)/(R3+R4)[Ω]とな
り、ループバンド幅が大きく設定される。これに対し、
ロック状態時において、タイマ信号flosw が低レベル
(flosw=Low)の期間、N−MOSFETQ9が
オフ(遮断)状態となるため、ローパスフィルタ13に
おいて抵抗R3に電流が流れず、ローパスフィルタ13の
抵抗値がR4のみとなり、ループバンド幅が小さく設定
される。
タイミングチャートを用いて詳細に説明する。但し、図
13の説明において、ファストロックタイマ回路17を
構成するプログラマブルカウンタPC1 に設定されるカウ
ント値Mは、M=8とする。
本実施形態において用いられるデータ信号Data、クロッ
ク信号Clock 、イネーブル信号Enable(リセット信号Re
set)、リファレンス信号fs/R、及びプログラマブルカ
ウンタPC1 におけるセット・リセット・D−フリップフ
ロップSR-D-FF4のQバー出力から出力される信号“SRD-
FF4 Qバー”は、第1の実施形態と同様なものとなる。
タイマ回路17のプログラマブルカウンタPC1 から出力
されるタイマ信号flosw は、第1の実施形態と同様に、
リファレンス信号fs/Rを8カウントする期間において
“1”として出力される。
たタイマ信号flosw は、第1の実施形態と同様に、チャ
ージポンプ回路2のスイッチSW1 に入力される。また、
これと同時に、本実施形態においてタイマ信号flosw
は、ファストロックタイマ回路17に新たに設けられた
スイッチSW2 (N−MOSFETQ9)に入力される。
(スイッチSW2 )のゲートに入力されると、このスイッ
チSW2 はオン状態(導通状態)となり抵抗R3に電流が流
れる。このとき流れる信号は、上述にもあるようにフィ
ルタ切替信号flksw である(図中“Filter Constant Ch
ange Signal ”)。また、このときローパスフィルタ1
3におけるコンデンサC2及びグランド間は、抵抗R3と抵
抗R4とが並列に接続された状態となるため、この間にお
ける抵抗値Rは、R=R3×R4/(R3+R4)とな
る(図中“Value of Resistance between C2 and GN
D”)。但し、フィルタ切替信号flksw が出力されてい
ない状態におけるコンデンサC2とグランドとの間の抵抗
値は抵抗R4の値、即ち、抵抗値R=R4である。従っ
て、タイマ信号flosw が“1”のときと“0”のときと
では、“1”のときの方がコンデンサC2−グランド間の
抵抗値Rが小さい値となる。
の抵抗値Rが小さくなると、ローパスフィルタ13の時
定数τが小さくなり、これによりループバンド幅(Loop
-Bandwidth)が大きくなる。
flosw が出力されている期間では、ループバンド幅が比
較的大きな値となることによりロックアップタイムが短
縮化され、これに対してタイマ信号flosw が出力されて
いない期間では、ループバンド幅が比較的小さな値とな
ることから、良好なC/N特性が得られる。これは、第
1の実施形態に対して更なる効果を奏するものである。
PLL回路では、チャネル(周波数)切り替え時におい
て、ファストロックタイマ回路のタイマ設定により時間
軸を自由に可変することが可能となるため、チャージポ
ンプ回路より供給される電流値の切り替えを任意の時間
軸で制御することが可能となる。
動に対して、ローパスフィルタ3を構成するコンデンサ
に十分な電流量を供給し、最適なダンピングファクタを
設定することが可能となる。
は、時間軸を自由に設定することが可能となるように構
成されているため、ローパスフィルタのフィルタ定数の
設定に左右されず、ロックアップタイムの高速化と、微
調整が図れるという効果も奏する。
第1の実施形態に対して、更にPLL回路の最も重要な
パラメータであるPLLループの安定度を向上するとい
う効果が得られる。
成を示すブロック図である。
示す回路図である。
/Rと発振分周信号f0/Rが入力された場合に位相比較器1
から出力される位相差信号PDU 及びPDD とチャージポン
プ回路2から出力される出力電流信号Icp とを示すタイ
ミングチャートである。
回路2の回路構成を示す回路図である。
タイマ回路7を構成するプログラマブルカウンタPC1 の
回路構成例を示す回路図である。
動作を示すタイミングチャートである。
タイマ回路7を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
MにM=8が設定された場合の動作を示すタイミングチ
ャートである。
タイマ回路7を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
MにM=1が設定された場合の動作を示すタイミングチ
ャートである。
タイマ回路7を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
MにM=15が設定された場合の動作を示すタイミング
チャートである。
構成を示すブロック図である。
プ回路2とローパスフィルタ13とファストロックタイ
マ回路17との回路構成を示す回路図である。
に対するPhaseNoise特性(Phase Noise )及
びロックアップタイム(Lock-up Time)の依存性を示す
グラフである。
間動作を示すタイミングチャートである。
ック図である。
回路構成を示す回路図である。
作を示すタイミングチャートである。
r ) 21 インピーダンス変換回路 22、23、I0〜I3 定電流回路 CC 発振器制御信号 Clock クロック信号 Data データ信号 DL1 データラッチ回路(Data Latch) EC1 イネーブルカウンタ(Enable Counter) Enable イネーブル信号 FLK1〜FLK4 カウント値設定信号 f0 発振信号 f0/N 発振分周信号 flksw フィルタ切替信号 flosw タイマ信号 fs、F1、F2 基準信号 fs/R リファレンス信号 Icp 出力電流信号 INV1、INV10 〜INV16 インバータ Latch ラッチ信号 NAND1 〜NAND23 NAND回路 PC1 プログラマブルカウンタ(Programable Counter
) PDU 、PDD 位相差信号 Q1、Q3、Q4、Q5 P−MOSFET Q2、Q6、Q7、Q8、Q9 N−MOSFET R-S-FF1 、R-S-FF2 リセット・セット・フリップフロ
ップ R1〜R4 抵抗 Reset リセット信号 SR-D-FF1〜SR-D-FF4 セット・リセット・D−フリップ
フロップ SR1 シフトレジスタ(Shift Register) SW1 、SW2 スイッチ Vcc 電源電圧
Claims (17)
- 【請求項1】 入力される発振器制御信号の電圧値に基
づいて発振信号を出力する電圧制御発振手段と、 前記発振信号を外部から入力された分周比設定データに
従って分周し、発振分周信号を出力するプログラマブル
分周手段と、 前記発振分周信号とリファレンス信号との位相差に基づ
いて位相差信号を出力する位相比較手段と、 前記位相差信号に基づいて任意の電流値である出力電流
信号を出力するチャージポンプ手段と、 前記出力電流信号を所定のループバンド幅に基づいて積
分処理して高周波成分を除去し、前記発振器制御信号を
出力するローパスフィルタリング手段と、 前記チャージポンプ手段から出力される前記出力電流信
号の電流値を切り替えるファストロックタイマ手段と、 前記分周比設定データを基に前記出力電流信号の電流値
を切り替える第1の指示を前記ファストロックタイマ手
段に与える第1のデータインタフェース手段と、を有す
るPLL回路であって、 前記分周比設定データは、外部回路との同期を図るため
のクロック信号と、前記出力電流信号の電流値を切り替
える期間を指定するデータ信号と、前記出力電流信号の
電流値を切り替えるタイミングを指定するイネーブル信
号と、を含んだデータであり、 前記第1のデータインタフェース手段は、 前記クロック信号を受信して外部回路との同期を図り、
更に、該図られた前記外部回路との同期を基に前記デー
タ信号を取込み、該取り込んだ前記データ信号を前記フ
ァストロックタイマ手段に出力するシフトレジスタ手段
と、 前記シフトレジスタ手段により出力される前記データ信
号の有効部分を指定し、更に、前記出力電流信号の電流
値を切り替えるタイミングを指定するラッチ・リセット
信号を出力するイネーブルカウンタ手段と、を有して構
成され、 前記ファストロックタイマ手段は、 前記シフトレジスタ手段から出力された前記データ信号
を、前記イネーブルカウンタ手段から出力されたラッチ
・リセット信号に基づいてラッチさせ、1つ以上のカウ
ント値設定信号を出力するデータラッチ手段と、 1つ以上の前記カウント値設定信号を基に前記カウント
値を設定し、前記ラッチ・リセット信号が入力されたタ
イミングを始点として前記リファレンス信号を前記カウ
ント値数、カウントする期間、前記出力電流信号の電流
値を切り替えるためのタイマ信号を出力するプログラマ
ブルカウント手段と、を有して構成され、 前記チャージポンプ手段は、 前記タイマ信号が出力されている期間、前記出力電流信
号の電流値を切り替える出力電流信号スイッチ手段を有
して構成され、 前記プログラマブルカウント手段は、 第1から第nのフリップフロップを有して構成され、前
記第1から第nのフリップフロップ各々のQバー出力
は、各々のフリップフロップに設けられているD入力に
入力され、1つ以上の前記カウント値設定信号の種類
は、前記フリップフロップの数と同数であり、且つ、各
々前記リファレンス信号及び前記ラッチ・リセット信号
と論理積が取られ、該論理積の結果は、各々異なる前記
フリップフロップのS入力に入力され、前記第1のフリ
ップフロップのCp入力には、前記リファレンス信号が
入力され、前記第k(1<k≦n)のフリップフロップ
のCp入力には、前記リファレンス信号と前記第1から
第k−1のフリップフロップ各々のQバー出力との論理
積の結果が入力され、前記プログラマブルカウント手段
は、前記第1から第nのフリップフロップのQバー出力
全ての論理積を反転した値を、前記タイマ信号として出
力することを特徴とするPLL回路。 - 【請求項2】 前記第1の指示は、 前記ファストロックタイマ手段に前記出力電流信号の電
流値を所定の期間、高い値に切り替えさせることを特徴
とする請求項1記載のPLL回路。 - 【請求項3】 前記ファストロックタイマ手段は、 前記第1の指示を基に前記リファレンス信号のカウント
値及び前記出力電流信号の電流値を切り替えるタイミン
グを特定し、該特定した前記タイミングを始点として前
記リファレンス信号を前記カウント値数、カウントする
期間、前記出力電流信号の電流値を切り替えることを特
徴とする請求項1または2記載のPLL回路。 - 【請求項4】 前記ローパスフィルタリング手段の前記
所定のループバンド幅を切り替えるフィルタ切替手段を
さらに有することを特徴とする請求項1から3のいずれ
か1項に記載のPLL回路。 - 【請求項5】 外部から入力されるデータを基に前記所
定のループバンド幅を切り替える第2の指示を前記フィ
ルタ切替手段に与える第2のデータインタフェース手段
をさらに有し、 前記フィルタ切替手段は、前記第2の指示に基づいて、
前記ローパスフィルタリング手段の前記所定のループバ
ンド幅を切り替えることを特徴とする請求項4記載のP
LL回路。 - 【請求項6】 前記分周比設定データを基に前記出力電
流信号の電流値を切り替える第2の指示を前記フィルタ
切替手段に与える第2のデータインタフェース手段をさ
らに有し、 前記フィルタ切替手段は、前記第2の指示に基づいて、
前記ローパスフィルタリング手段の前記所定のループバ
ンド幅を切り替えることを特徴とする請求項4記載のP
LL回路。 - 【請求項7】 前記フィルタ切替手段は、 前記出力電流信号の電流値が切り替えられるタイミング
と同期して前記所定のループバンド幅を切り替えること
を特徴とする請求項4記載のPLL回路。 - 【請求項8】 前記第2の指示は、 前記ローパスフィルタリング手段のループバンド幅を所
定の期間、短い値に切り替えさせることを特徴とする請
求項5または6記載のPLL回路。 - 【請求項9】 前記フィルタ切替手段は、 前記第2の指示を基に前記リファレンス信号のカウント
値及び前記所定のループバンド幅を切り替えるタイミン
グを特定し、該特定した前記タイミングを始点として前
記リファレンス信号を前記カウント値数、カウントする
期間、前記所定のループバンド幅を切り替えることを特
徴とする請求項5または6記載のPLL回路。 - 【請求項10】 前記出力電流信号スイッチ手段は、 第1のスイッチと、並列に構成された2つの抵抗とを含
んで構成され、 前記タイマ信号は、前記第1のスイッチに入力され、 前記第1のスイッチは、前記タイマ信号が入力されてい
ない期間、前記2つの抵抗のうち、いずれか1つへ流れ
る電流を遮断させ、 前記チャージポンプ手段は、前記2つの抵抗に流れる電
流の合計値に基づいて前記出力電流信号の電流値を決定
することを特徴とする請求項1記載のPLL回路。 - 【請求項11】 前記出力電流信号の電流値は、前記2
つの抵抗を流れる電流の合計値であることを特徴とする
請求項10記載のPLL回路。 - 【請求項12】 前記タイマ信号は、前記出力電流信号
の電流値を切り替える期間、ハイレベルであり、また、
前記出力電流信号の電流値を切り替える期間外、ローレ
ベルであり、 前記第1のスイッチは、第1のN−MOSFETを含ん
で構成され、 前記タイマ信号は、前記第1のN−MOSFETのゲー
トに印加されることを特徴とする請求項10記載のPL
L回路。 - 【請求項13】 前記第2のデータインタフェース手段
は、 前記クロック信号を受信して外部回路との同期を図り、
更に、該図られた前記外部回路との同期を基に前記デー
タ信号を取込み、該取り込んだ前記データ信号を前記フ
ァストロックタイマ手段に出力するシフトレジスタ手段
と、 該シフトレジスタ手段により出力される前記データ信号
の有効部分を指定し、更に、前記出力電流信号の電流値
を切り替えるタイミングを指定するラッチ・リセット信
号を出力するイネーブルカウンタ手段と、を有して構成
され、 前記フィルタ切替手段は、 前記シフトレジスタ手段から出力された前記データ信号
を、前記イネーブルカウンタ手段から出力されたラッチ
・リセット信号に基づいてラッチさせ、1つ以上のカウ
ント値設定信号を出力するデータラッチ手段と、 1つ以上の前記カウント値設定信号を基に前記カウント
値を設定し、前記ラッチ・リセット信号が入力されたタ
イミングを始点として前記リファレンス信号を前記カウ
ント値数、カウントする期間、前記所定のループバンド
幅を切り替えるためのタイマ信号を出力するプログラマ
ブルカウント手段と、を有して構成され、 前記ローパスフィルタリング手段は、 前記タイマ信号が出力されている期間、前記所定のルー
プバンド幅を切り替えるループバンド幅スイッチ手段を
有して構成されることを特徴とする請求項5または6記
載のPLL回路。 - 【請求項14】 前記ループバンド幅スイッチ手段は、 第2のスイッチと、並列に接続された2つの抵抗とを含
んで構成され、 前記タイマ信号は、前記第2のスイッチに入力され、 前記第2のスイッチは、前記タイマ信号が入力されてい
ない期間、前記2つの抵抗のうち、いずれか1つへ流れ
る電流を遮断させ、 前記ローパスフィルタリング手段のループバンド幅は、
前記並列に接続された抵抗全体の抵抗値に依存して決定
されることを特徴とする請求項13記載のPLL回路。 - 【請求項15】 前記タイマ信号は、前記所定のループ
バンド幅を切り替える期間、ハイレベルであり、また、
前記所定のループバンド幅を切り替える期間外、ローレ
ベルであり、 前記第2のスイッチは、第2のN−MOSFETを含ん
で構成され、 前記タイマ信号は、前記第2のN−MOSFETのゲー
トに印加されることを特徴とする請求項14記載のPL
L回路。 - 【請求項16】 前記フリップフロップは、セット・リ
セット・D−フリップフロップであることを特徴とする
請求項1記載のPLL回路。 - 【請求項17】 前記フリップフロップの数及び前記カ
ウント値設定信号の種類は、4つであり、前記カウント
値は、前記リファレンス信号の0周期分から15周期分
までの16階調であることを特徴とする請求項1記載の
PLL回路。
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