JPH02159122A - Analog/digital signal converter - Google Patents
Analog/digital signal converterInfo
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- JPH02159122A JPH02159122A JP31342588A JP31342588A JPH02159122A JP H02159122 A JPH02159122 A JP H02159122A JP 31342588 A JP31342588 A JP 31342588A JP 31342588 A JP31342588 A JP 31342588A JP H02159122 A JPH02159122 A JP H02159122A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、逐次比較型のアナログ・デジタル信号変換器
に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a successive approximation type analog-to-digital signal converter.
従来の技術
従来の逐次比較型のアナログ・デジタル信号変換器（以
下、ム／Ｄ変換器という）は、第３図に示すように構成
されていた。第３図において、１は出力端子１１．入力
端子８１〜ＢＮを有するデジタル・アナログ信号変換器
（以下、Ｄ／ム変換器という）、２は入力端子２１、入
力比較基準電圧用入力端子２３．出力端子２２を有する
コンパレータ、３は信号入力端子３１．クロック入力端
子３２、ム／Ｄ変換開始信号入力端子３３．ム／Ｄ変換
終了信号端子３４．ム／Ｄ変換出力端子３５を有する逐
次比較レジスタである。2. Description of the Related Art A conventional successive approximation type analog-to-digital signal converter (hereinafter referred to as a MU/D converter) was constructed as shown in FIG. In FIG. 3, 1 is an output terminal 11. A digital/analog signal converter (hereinafter referred to as a D/MU converter) having input terminals 81 to BN, an input terminal 21, an input comparison reference voltage input terminal 23. A comparator having an output terminal 22, 3 is a signal input terminal 31. Clock input terminal 32, Mu/D conversion start signal input terminal 33. M/D conversion end signal terminal 34. This is a successive approximation register having a program/D conversion output terminal 35.
以上のように構成されたム／Ｄ変換器について。Regarding the Mu/D converter configured as above.
以下その動作について説明する。The operation will be explained below.
まず、第３図のブロック図に示すように、入力電圧から
変換された電流と、Ｄ／ム変換器１の出力端子１１から
出力される電流との差によりコンパレータ２の入力端子
２１．２３間に発生する電位差はコンパレータ出力信号
として出力端子２２よりとり出し、逐次近似レジスタ３
の入力信号となる。First, as shown in the block diagram of FIG. 3, the difference between the current converted from the input voltage and the current output from the output terminal 11 of the D/MU converter 1 causes The potential difference generated at
becomes the input signal.
次にＡ／Ｄ変換の開始と終了を第４図に示すタイミング
チャートで説明する。ム／Ｄ変換開始信号Ｃ以下、Ｃ０
ＣＭＤという）が Ｎ Ｈｌ”からゞ゛Ｌ′′に立下っ
た時、ム／Ｄ変換終了信号（以下、ＩＯＣという）が、
Ｌ”からＩｆ ）Ｉ Ｉｓに立上り、Ｃ，ＣＭＤが°°
Ｌ″から°°Ｈ″に立上った後、最上位ビットから逐次
比較を行ない、最下位ビット変換終了後。Next, the start and end of A/D conversion will be explained using the timing chart shown in FIG. MU/D conversion start signal C or below, C0
When CMD) falls from ``NHL'' to ゞ゛L'', the M/D conversion end signal (hereinafter referred to as IOC) is
If )I Is rises from L”, C and CMD are °°
After rising from L'' to °°H'', successive approximation is performed from the most significant bit, and after the least significant bit conversion is completed.
ＸＯＣがＨ″′から１４１． ｌｔに立下り変換終了と
なる。このとき、逐次近似レジスタ３には各ビット位置
にそれぞれデータが保持されている。そして。The falling conversion ends when XOC changes from H'' to 141.lt.At this time, data is held in each bit position in the successive approximation register 3.And.
次ニＣ、ＣＭＤ カ、 ”Ｈ” カＣ） ”Ｌ” ニ
立下り。Next C, CMD, “H” C) “L” falling.
ＥＯｏが・ ＋１ Ｌ ＋２から°°Ｈ″に立上り、Ｃ
，ＣＭＤが ｌｔ ｌ、 Ｉｊから°°Ｈ″に立上って
、また逐次比較を行ない、以下、同様にして変換を連続
的に繰り返す。EOo rises from +1 L +2 to °°H'', C
, CMD rises from lt l, Ij to °°H'', successive approximation is performed again, and the conversion is continuously repeated in the same way.
発明が解決しようとする課題
このような従来の逐次比較型のＡ／Ｄ変換器では、ム／
Ｄ変換されたデジタル信号が正しいアナログ量に対応す
ることの確認のためには、さらに別のＤ／Ａ変換器の接
続を必要とするため、回路構成が複雑になり、さらには
コスト高になるなどの欠点を有していた。Problems to be Solved by the Invention In such a conventional successive approximation type A/D converter,
In order to confirm that the D-converted digital signal corresponds to the correct analog quantity, it is necessary to connect another D/A converter, which complicates the circuit configuration and increases costs. It had drawbacks such as.
本発明は、このような問題点を解決するもので。The present invention solves these problems.
Ａ／Ｄ変換されたデジタル信号で直接Ｄ／ム変換し正確
なアナログ電圧を出力し、ム／Ｄ変換結果を確認できる
ようにすることを目的とする。The purpose of the present invention is to perform D/M conversion directly on an A/D converted digital signal, output an accurate analog voltage, and enable confirmation of the M/D conversion results.
課題を解決するための手段
この目的を達成するために本発明のＡ／Ｄ変換器は、デ
ジタル信号に対応した電流を出力するＤ／Ａ変換器と、
このＤ／Ａ変換器の出力電流が抵抗により電圧電流変換
された入力電流と一致する様に最上位ビットからデジタ
ル信号を発生するゲート回路を有する逐次近似レジスタ
と、上記Ｄ／Ａ変換器で変換された入力電流を基準値と
比較するコンパレータと、デジタル・アナログ信号変換
時の電流電圧変換のためのオペアンプと、アナログ・デ
ジタル信号変換とデジタル・アナログ信号変換の切換え
を行うだめの２個のスイッチとを有し、アナログ・デジ
タル信号変換終了後、逐次近似レジスタに保持された信
号により、デジタル・アナログ信号変換を行ない、アナ
ログ電圧を出力するように構成したものである。Means for Solving the Problems To achieve this object, the A/D converter of the present invention includes a D/A converter that outputs a current corresponding to a digital signal;
A successive approximation register having a gate circuit that generates a digital signal from the most significant bit so that the output current of this D/A converter matches the input current converted from voltage to current by a resistor, and conversion by the above D/A converter. A comparator that compares the input current with a reference value, an operational amplifier for current-voltage conversion during digital-to-analog signal conversion, and two switches for switching between analog-to-digital signal conversion and digital-to-analog signal conversion. After the analog-to-digital signal conversion is completed, the digital-to-analog signal is converted using the signal held in the successive approximation register, and an analog voltage is output.
作用
この構成により、ム／Ｄ変換を終了と同時にム／Ｄ変換
で得られたディジタル信号によるＤ／ム変換が可能とな
り、簡単な回路構成で、ム／Ｄ変換結果を正確に確認す
るこ、とが可能となる。Effect: With this configuration, it is possible to perform D/MU conversion using the digital signal obtained by the Mu/D conversion at the same time as the Mu/D conversion is completed, and it is possible to accurately check the Mu/D conversion results with a simple circuit configuration. becomes possible.
実施例
以下本発明の一実施例について１図面を参照しながら説
明する。第１図は本発明の一実施例におけるＡ／Ｄ変換
器のブロック図を示すものである。EXAMPLE Hereinafter, an example of the present invention will be described with reference to one drawing. FIG. 1 shows a block diagram of an A/D converter in an embodiment of the present invention.
第１図において、１は出力端子１１、入力端子Ｂ。In FIG. 1, 1 is an output terminal 11 and an input terminal B.
〜ＢＮ を有するＤ／Ａ変換器、２は入力端子２１゜出
力端子２２．入力比較基準電圧用入力端子２３を有する
コンパレータで、入力比較基準電圧用入力端子２３は接
地されている。３は入力端子３１゜クロック入力端子３
２、ム／Ｄ変換開始入力端子３３、Ａ／Ｄ変換終了出力
端子３４、出力端子３６を有する逐次比較レジスタ、４
は入力端子４１ 、４２、出力端子４３を有するオペア
ンプ、６．６はム／Ｄ変換とＤ／Ａ変換の切換えを行う
スイッチである。~BN A D/A converter 2 having an input terminal 21° and an output terminal 22. The comparator has an input terminal 23 for input comparison reference voltage, and the input terminal 23 for input comparison reference voltage is grounded. 3 is input terminal 31° clock input terminal 3
2, a successive approximation register having an A/D conversion start input terminal 33, an A/D conversion end output terminal 34, and an output terminal 36;
6.6 is an operational amplifier having input terminals 41, 42 and an output terminal 43; 6.6 is a switch for switching between MU/D conversion and D/A conversion.
このスイッチにおいて、Ａ／Ｄ変換の時には°゛ム″し
、Ｄ／Ａ変換の時にはＴＩ Ｄｌｌに切換える。This switch switches to TI Dll during A/D conversion and switches to TI Dll during D/A conversion.
第２図は本発明によるクロック信号とＣ，ＣＭＤ。FIG. 2 shows a clock signal and C, CMD according to the present invention.
ＥＯＣのタイミングチャートおよびスイッチ動作を示し
たものである。It shows a timing chart and switch operation of EOC.
以上のよりなＡ／Ｄ変換器について、以下その動作を説
明する。The operation of the above-mentioned A/D converter will be explained below.
まず、スイッチ５．６を”ム”にし、ム／Ｄ変換を行う
。Ｃ１０ＭＤがＨ′”から°′Ｌ″に立下り、ＥＯＣが
”Ｌ”から”Ｈ”に立上り、ＪＣＭＤが＋１ Ｌ ７％
から°Ｈ″′に立上った後、最上位ビットから逐次比較
を行ない、最下位ビット変換終了後。First, switch 5.6 is set to "MU" to perform Mu/D conversion. C10MD falls from H'" to °'L", EOC rises from "L" to "H", JCMD +1 L 7%
After rising to °H″', successive approximation is performed starting from the most significant bit, and after conversion of the least significant bit is completed.
ＫＯＣがＩＴ Ｈｌｔから°°Ｌ”に立下り変換終了と
なる。このとき、逐次比較レジスタ３には各ビット位置
にそれぞれデータが保持されており、変換終了と同時に
、スイッチ６．６を“ｔＤ”にしてＤ／ム変換を行ない
、オペアンプ４により電流電圧変換を行ないアナログ電
圧を出力する。KOC falls from IT Hlt to °°L, and the conversion ends. At this time, the successive approximation register 3 holds data at each bit position, and at the same time as the conversion ends, the switch 6.6 is set to "tD". '' to perform D/mu conversion, and the operational amplifier 4 to perform current-voltage conversion and output an analog voltage.
以上のように本実施例によれば、従来の逐次比較型のＡ
／Ｄ変換器に、オペアンプと２個のスイッチを追加する
ことにより、ム／Ｄ変換終了と同時に、ム／Ｄ変換で得
られたディジタル信号によるＤ／ム変換が直接性なわれ
るため、簡単な回路構成で、ム／Ｄ変換結果によるＤ／
ム逆変換出力が簡単に、かつ正確な値で得られる。As described above, according to this embodiment, the conventional successive approximation type A
By adding an operational amplifier and two switches to the MU/D converter, D/MU conversion using the digital signal obtained by MU/D conversion can be performed directly at the same time as the MU/D conversion is completed, making it easy to use. In the circuit configuration, the D/D conversion result is
The system inverse transform output can be easily obtained with accurate values.
発明の効果
以上のように本発明は従来の逐次比較型のＡ／Ｄ変換器
に＆／Ｄ変換・Ｄ／ム変換切換えスイッチ２個とオペア
ンプを追加することにより、ム／Ｄ変換されたデジタル
信号で正確なり／＆変換を行ない、入力に相当するアナ
ログ電圧を出力し。Effects of the Invention As described above, the present invention adds two &/D conversion/D/MU conversion selector switches and an operational amplifier to a conventional successive approximation type A/D converter. Performs accurate/& conversion on the signal and outputs an analog voltage corresponding to the input.
ム／Ｄ変換結果の自己確認ができる優れた逐次比較型の
Ａ／Ｄ変換器を実現できるものである。Accordingly, it is possible to realize an excellent successive approximation type A/D converter that can self-check the results of the system/D conversion.
第１図は本発明の一実施例における逐次比較型のＡ／Ｄ
変換器のブロック図、第２図はそのタイミングチャート
、第３図は従来の逐次比較型のムＡ変換器のブロック図
、第４図はそのタイミングチャートである。
１・・・・・・デジタル・アナログ信号変換器、２・・
・・・・コンパレータ＋３・・・・・・逐次比較レジス
タ、４・・・・・・オペアンプ、６・・・・・・スイッ
チ、６・・・・・・スイッチ。
１１・・・・・・出力端子、２１．２３・・・・・・入
力端子、２２・・・・・・出力端子、３１・・・・・・
入力端子、３２・・・・・・クロック入力端子、３３・
・・・・・ム／Ｄ変換開始入力端子、３４・・・・・・
ム／Ｄ変換終了出力端子、３６・・・・・・出力端子、
４１．４２・・・・・・入力端子、４３・・・・・・出
力端子、８１〜Ｂ、・・・・・・入力端子。
代理人の氏名 弁理士 粟 野 重 孝 ほか１名１５
！！
第 ２ 図Figure 1 shows a successive approximation type A/D in one embodiment of the present invention.
A block diagram of the converter, FIG. 2 is a timing chart thereof, FIG. 3 is a block diagram of a conventional successive approximation type MuA converter, and FIG. 4 is a timing chart thereof. 1...Digital/analog signal converter, 2...
... Comparator +3 ... Successive approximation register, 4 ... Operational amplifier, 6 ... Switch, 6 ... Switch. 11...Output terminal, 21.23...Input terminal, 22...Output terminal, 31...
Input terminal, 32... Clock input terminal, 33.
...Mu/D conversion start input terminal, 34...
M/D conversion end output terminal, 36...output terminal,
41.42...Input terminal, 43...Output terminal, 81-B...Input terminal. Name of agent: Patent attorney Shigetaka Awano and 1 other person15
! ! Figure 2
Claims (1)
ログ信号変換器と、このデジタル・アナログ信号変換器
の出力電流が抵抗により電圧電流変換された入力電流と
一致する様に最上位ビットからデジタル信号を発生する
ゲート回路を有する逐次近似レジスタと、上記デジタル
・アナログ信号変換器で変換された入力電流を基準値と
比較するコンパレータと、デジタル・アナログ信号変換
時の電流電圧変換のためのオペアンプと、アナログ・デ
ジタル信号変換とデジタル・アナログ信号変換の切換え
を行うための２個のスイッチとを有し、アナログ・デジ
タル信号変換終了後、逐次近似レジスタに保持された信
号により、デジタル・アナログ信号変換を行ない、アナ
ログ電圧を出力するように構成したアナログ・デジタル
信号変換器。A digital-to-analog signal converter outputs a current corresponding to a digital signal, and a digital signal is generated from the most significant bit so that the output current of this digital-to-analog signal converter matches the input current converted from voltage to current by a resistor. a successive approximation register having a gate circuit to convert the input current, a comparator that compares the input current converted by the digital/analog signal converter with a reference value, an operational amplifier for current/voltage conversion during digital/analog signal conversion, and an analog/analog signal converter. It has two switches for switching between digital signal conversion and digital-to-analog signal conversion, and after the analog-to-digital signal conversion is completed, digital-to-analog signal conversion is performed by the signal held in the successive approximation register, An analog-to-digital signal converter configured to output an analog voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31342588A JPH02159122A (en) | 1988-12-12 | 1988-12-12 | Analog/digital signal converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31342588A JPH02159122A (en) | 1988-12-12 | 1988-12-12 | Analog/digital signal converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159122A true JPH02159122A (en) | 1990-06-19 |
Family
ID=18041142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31342588A Pending JPH02159122A (en) | 1988-12-12 | 1988-12-12 | Analog/digital signal converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159122A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162535A (en) * | 1980-05-19 | 1981-12-14 | Sharp Corp | Ad-to-da combined converter |
| JPS61198922A (en) * | 1985-02-28 | 1986-09-03 | Nec Corp | Analog-digital converter |
-
1988
- 1988-12-12 JP JP31342588A patent/JPH02159122A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162535A (en) * | 1980-05-19 | 1981-12-14 | Sharp Corp | Ad-to-da combined converter |
| JPS61198922A (en) * | 1985-02-28 | 1986-09-03 | Nec Corp | Analog-digital converter |
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