JPH0215627A - Manufacture of semiconductor wafer - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ラッピング工程の後又は全面エツチング工程
の後に機械的に面取り加工された半導体ウェーハの複数
枚を挟持積層してエツチング液に浸漬し面取り部のみを
エツチングする面取りエツチングを行うようにした半導
体ウェーハの製造方法に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention involves sandwiching and stacking a plurality of semiconductor wafers that have been mechanically chamfered after a lapping process or a full-surface etching process and immersing them in an etching solution. The present invention relates to a method of manufacturing a semiconductor wafer in which chamfer etching is performed in which only the chamfered portion is etched.
（従来の技術）
従来の半導体ウェーハの製造方法は、第１図に示したご
とく、単結晶半導体インゴットをダイヤモンドカッター
等で薄板状にスライシングして半導体ウェーハとするス
ライシング工程Ａと、スライシングによって得られた該
半導体ウェーハの周辺部の角部を機械的に除去する機械
的面取り工程Ｂと、機械的面取り加工された該半導体ウ
ェーハの両面を研磨するラッピング工程Ｃと、ラッピン
グ処理された該半導体ウェーハをエツチング液に浸漬し
て全面をエツチングする全面エツチング処理工程りと、
全面エツチング処理された該半導体ウェーハの片面又は
両面を鏡面研磨するポリッシング工程Ｅと、からなるも
のである。 この従来製法による半導体ウェーハの面取
り部表面にはダイヤモンドカッター等の切断による表面
粗さが形成されている。面取り部の表面が粗いと汚れが
発生し、また熱ひずみが発生するという不利益がある。(Prior Art) As shown in FIG. 1, the conventional method for manufacturing semiconductor wafers includes a slicing step A in which a single crystal semiconductor ingot is sliced into thin plate shapes using a diamond cutter or the like to obtain semiconductor wafers, and a semiconductor wafer is obtained by slicing. a mechanical chamfering step B for mechanically removing the peripheral corner of the semiconductor wafer; a lapping step C for polishing both sides of the mechanically chamfered semiconductor wafer; A full-surface etching process in which the entire surface is etched by immersing it in an etching solution.
This process consists of a polishing step E in which one or both sides of the semiconductor wafer, which has been etched on its entire surface, is polished to a mirror surface. The surface of the chamfered portion of the semiconductor wafer manufactured by this conventional manufacturing method has surface roughness formed by cutting with a diamond cutter or the like. If the surface of the chamfered portion is rough, there are disadvantages in that dirt and thermal distortion occur.
この面取り部の表面粗さを解消する手段としては、−船
釣には半導体ウェーハの全面をエツチング液に浸漬して
エツチング液によって表面粗さを溶解除去することが行
われている。しかし、全面エツチングを行うと、面取り
部に対するエツチングであっても半導体ウェーハの全面
に対するエツチングともなるから、面取り部の表面粗さ
を解消するまでエツチングを行うと結晶ロスが大きくな
ってしまい、一方結晶ロスを少なくしようとすると面取
り部の表面粗さの除去が完全でなくなるという問題があ
った。One way to eliminate the surface roughness of the chamfered portion is to immerse the entire surface of the semiconductor wafer in an etching solution to dissolve and remove the surface roughness. However, when etching the entire surface, even if the chamfer is etched, the entire surface of the semiconductor wafer is etched, so if etching is performed until the surface roughness of the chamfer is eliminated, the crystal loss increases, and on the other hand, the crystal loss increases. If an attempt is made to reduce the loss, there is a problem in that the surface roughness of the chamfered portion cannot be completely removed.
この問題を解決するために、全面エツチング処理前に、
半導体ウェーハの面取り部だけをエツチング液に浸漬さ
せるようにした半導体ウェーハの表面処理方法が開示さ
れている（特開昭６２−１３４９３５号公報）。To solve this problem, before etching the entire surface,
A method for surface treatment of a semiconductor wafer is disclosed in which only the chamfered portion of the semiconductor wafer is immersed in an etching solution (Japanese Patent Application Laid-Open No. 134935/1983).
しかし、この文献は、ラッピング処理の前に面取り部の
エツチング処理を行う場合の問題点について何ら指摘し
ていない、この場合にはエツチング処理によって平滑面
となった面取り部の端面部分とラッピング用キャリヤー
との間にラッピング用砥粒が介在して該面取り部の端面
部分に傷がつき粗くなってしまうという問題が生じてい
た。面取り部の表面部分が粗いと、半導体ウェーハ容器
（ポリプロピレン又はポリエチレン製）と接触して容器
面が削られて削り片が半導体ウェーハ表面に付着して後
工程においてトラブル発生の原因となったり、またたと
え面取り部がエツチングされても依然として粗面があり
、半導体装置の製造工程で特に熱処理時に熱応力発生の
原因となって、ウェーハの結晶性を劣化させたり、著し
い場合にはクランクや破損の原因となるものであった。However, this document does not point out any problems when etching the chamfered part before the lapping process. A problem has arisen in that lapping abrasive grains are interposed between the chamfered portion and the end surface of the chamfered portion is scratched and becomes rough. If the surface of the chamfer is rough, it may come into contact with the semiconductor wafer container (made of polypropylene or polyethylene) and the container surface will be scraped, resulting in scraped pieces adhering to the semiconductor wafer surface and causing problems in subsequent processes. Even if the chamfer is etched, there is still a rough surface, which causes thermal stress in the semiconductor device manufacturing process, especially during heat treatment, which can deteriorate the crystallinity of the wafer and, in severe cases, cause cracks and breakage. It was.
そして更に問題となるのは、表面の粗さの故に各種の汚
れがこの谷部に保持され、これも半導体装置の製造工程
で収率または特性劣化の原因となるものであった。A further problem is that due to the roughness of the surface, various types of dirt are retained in these valleys, which also causes yield or characteristic deterioration in the semiconductor device manufacturing process.
（発明が解決しようとする課題）
本発明は、ラッピング砥粒による面取り部端面の傷つき
又は粗さの発生がなく、面取り部の全面の平滑性を著し
く向上することができるようにした半導体ウェーハの製
造方法を提供することを目的とする。(Problems to be Solved by the Invention) The present invention provides a semiconductor wafer that does not cause damage or roughness on the end face of the chamfered part due to lapping abrasive grains, and can significantly improve the smoothness of the entire surface of the chamfered part. The purpose is to provide a manufacturing method.
（課題を解決するための手段）
上記目的を達成するため、本発明においては、単結晶半
導体インゴットをダイヤモンドカッター等で薄板状にス
ライシングして半導体ウェーハとするスライシング工程
と、スライシングによって得られた該半導体ウェーハの
周辺部の角部を機械的に除去する機械的面取り工程と、
機械的面取り加工された該半導体ウェーハの両面を研磨
するラッピング工程と、ラッピング処理された該半導体
ウェーハをエツチング液に浸漬して全面をエツチングす
る全面エツチング工程と、全面エッチング処理された該
半導体ウェーハの片面又は両面を鏡面研磨するポリッシ
ング工程と、を存する半導体ウェーハの製造方法におい
て、ラッピング工程又は全面エツチング工程の後に機械
面取り加工された半導体ウェーハの複数枚を挟持積層し
てエツチング液に浸漬し、面取り部のみをエツチングす
る面取り部エツチングを行うようにしたものである該全
面エツチング処理は酸エツチング又はアルカリエツチン
グのいずれによって行ってもよいものである。(Means for Solving the Problems) In order to achieve the above object, the present invention includes a slicing process in which a single crystal semiconductor ingot is sliced into thin plates with a diamond cutter or the like to obtain a semiconductor wafer, and a semiconductor wafer obtained by the slicing. a mechanical chamfering process for mechanically removing the peripheral corners of the semiconductor wafer;
A lapping process for polishing both sides of the mechanically chamfered semiconductor wafer; a full-face etching process for etching the entire surface of the semiconductor wafer by immersing the lapped semiconductor wafer in an etching solution; In a semiconductor wafer manufacturing method that includes a polishing process in which one or both sides are polished to a mirror finish, a plurality of semiconductor wafers that have been mechanically chamfered are sandwiched and stacked after the lapping process or the entire surface etching process, and then immersed in an etching solution to be chamfered. The entire surface etching treatment is performed by etching only the chamfered portion, and may be performed by either acid etching or alkali etching.
（作用）
本発明における面取り部エツチングを行うエツチング液
としては、半導体ウェーハのエツチングに使用される公
知のエツチング液、例えば弗酸（５０％）：硝酸（７０
％）：酢酸を３：５：３の割合で混合した混酸、が用い
られる。(Function) The etching solution for etching the chamfer in the present invention is a known etching solution used for etching semiconductor wafers, such as hydrofluoric acid (50%): nitric acid (70%).
%): A mixed acid prepared by mixing acetic acid in a ratio of 3:5:3 is used.
また、本発明における全面エツチング処理（従来単にエ
ツチングと称される処理）としては、従来公知の酸エツ
チング又はアルカリエツチングの何れのエツチングをも
通用することができる。Further, as the entire surface etching treatment (conventionally simply referred to as etching) in the present invention, any conventionally known acid etching or alkali etching can be used.
酸エツチングを行うと、半導体ウェーハのミクロの面の
平滑度は向上するがマクロの寸法精度が崩れるという問
題がある。これに対し、アルカリエツチングを行うと、
半導体ウェーハのマクロの寸法精度は崩れないがミクロ
の面が荒れるという問題がある。Acid etching improves the smoothness of the microscopic surface of the semiconductor wafer, but there is a problem in that the macroscopic dimensional accuracy deteriorates. On the other hand, when alkaline etching is performed,
Although the macroscopic dimensional accuracy of the semiconductor wafer does not deteriorate, there is a problem in that the microscopic surface becomes rough.
したがって、アルカリの全面エツチングと面取り部エツ
チング処理を組み合わせると、マクロの寸法精度が崩れ
ないというアルカリエツチングの長所を活かして、しか
も面取り部エツチングによって面取り部の平滑度は増大
するのでアルカリエツチングによるミクロの面が荒れる
という不利が抑制されるという利点があるものである。Therefore, by combining alkali etching of the entire surface and chamfer etching, the advantage of alkali etching is that macroscopic dimensional accuracy is not compromised, and the smoothness of the chamfer is increased by etching of the chamfer, so alkali etching can improve the microscopic etching by alkali etching. This has the advantage that the disadvantage of surface roughness is suppressed.
従来法では、ウェーハのラッピング及び面取り加工の終
了した後に酸エツチングで、ウェーハ主平面及び面取り
部を同時に鏡面エツチングするが、ウェーハ面取り部は
主平面と比較してエツチング速度が速いとはいえ、しば
しば面取り部の平滑度が半導体集積回路装置の製造工程
で不十分なことが多い。ウェーハ主表面の少なくとも一
面はエツチング後更にポリッシングされるので、理想的
な平滑平面になっているが、面取り部はエツチングのま
まで粗面として残っている。このために、本発明では、
面取り部のみを平滑に仕上げるよう主平面のエツチング
と加工程でエツチングを行うのである。In the conventional method, after lapping and chamfering the wafer, the main plane of the wafer and the chamfer are mirror-etched at the same time using acid etching, but although the etching speed of the chamfer is faster than that of the main plane, it is often The smoothness of the chamfered portion is often insufficient in the manufacturing process of semiconductor integrated circuit devices. At least one main surface of the wafer is further polished after etching, so that it becomes an ideal smooth surface, but the chamfer remains etched and remains as a rough surface. For this purpose, in the present invention,
Etching is performed during the etching and processing steps on the main plane so that only the chamfered portions are finished smooth.
勿論面取り部の機械加工仕上げで、ダイヤモンドの砥粒
径が小さい方がエツチング量を節約し、所望の平滑面を
得ることが出来る。またダイヤモンドの砥粒径を例えば
＃８００から＃１５００と変更すると、本発明のように
２段でエツチングしなくても、主平面と面取り部を同時
にエツチングして、面取り部を完全な鏡面に仕上げるこ
とが可能である。主平面のエツチングは、前工程の主平
面の機械歪みを除去するのが目的で通常１０〜２０μが
エツチングされるが、このために通常の工程では面取り
部のエツチング時間が不足する。Of course, when machining and finishing the chamfered part, the smaller the diamond abrasive grain size, the less the amount of etching and the desired smooth surface can be obtained. Furthermore, if the diamond abrasive grain size is changed from #800 to #1500, for example, the main plane and the chamfered part can be etched at the same time, instead of etching in two stages as in the present invention, and the chamfered part can be finished to a perfect mirror surface. Is possible. The main plane is usually etched by 10 to 20 microns for the purpose of removing mechanical distortion of the main plane in the previous process, but for this reason, the etching time for the chamfered part is insufficient in the normal process.
面取り部のエツチングは、ダイヤモンド砥石の砥粒径を
例えば＃３０００とすると、アルカリエツチングで満足
すべき鏡面仕上げが可能となり、アルカリエツチングの
マクロの寸法精度の保持とミクロの鏡面化が同時に可能
となる。When etching the chamfered part, if the abrasive grain size of the diamond grinding wheel is, for example, #3000, a satisfactory mirror finish can be achieved with alkali etching, and it is possible to maintain the macroscopic dimensional accuracy of alkali etching and create a microscopic mirror finish at the same time. .
（実施例）
以下に、本発明方法を添付図面中、第２図〜第５図に基
づいて説明する。(Example) The method of the present invention will be described below with reference to FIGS. 2 to 5 of the accompanying drawings.
第２図は本発明方法の一例を示すフローチャートである
。同図において、Ａ、Ｂ、Ｃ及びＤは、それぞれ第１図
に示した従来方法と同様のスライシング工程、機械的面
取り工程、ラッピング工程及び全面エツチング工程（従
来、単にエツチング工程と称されるもの）である。Ｆは
全面エツチング処理された機械的に面取りされた半導体
ウェーハの複数枚を挟持積層してエツチング液に浸漬し
面取り部のみをエツチングする面取り部エッチング工程
である。Ｅは第１図に示した従来方法と同様のポリッシ
ング工程である。FIG. 2 is a flowchart showing an example of the method of the present invention. In the same figure, A, B, C, and D are respectively a slicing process, a mechanical chamfering process, a lapping process, and an entire surface etching process (conventionally referred to simply as an etching process) similar to the conventional method shown in FIG. ). F is a chamfer etching step in which a plurality of mechanically chamfered semiconductor wafers that have been etched on the entire surface are sandwiched and stacked, and the wafers are immersed in an etching solution to etch only the chamfered portions. E is a polishing step similar to the conventional method shown in FIG.
上記工程において、スライシング工程Ａ１機械的面取り
工程Ｂ、ラッピング工程Ｃ１全面エツチング工程り及び
ポリッシング工程Ｅは公知であり、その詳細な説明は省
略する。なお、前述したごとく、全面エツチング処理と
しては、酸エツチング又はアルカリエツチングのいずれ
も適用できるが、それぞれの長所及び短所があり、最終
製品の使用目的に応じていずれのエツチングを使用する
かは適宜決定すればよい。In the above steps, the slicing step A1, the mechanical chamfering step B, the lapping step C1, the entire surface etching step, and the polishing step E are well known, and detailed explanation thereof will be omitted. As mentioned above, both acid etching and alkali etching can be applied as the entire surface etching process, but each has its advantages and disadvantages, and which etching method to use is determined appropriately depending on the intended use of the final product. do it.
しかして、面取り部エッチング工程について第３図〜第
５図に基づいて説明する。第３図は面取り部エツチング
処理の実施の状態を示す説明図である。同図において、
２は半導体ウェーハで、複数枚の半導体ウェーハ２を互
いに密着して挟持積層し積層体Ｘとなっている。該積層
体Ｘは、後記する締めつけ装置Ｙの固定支持壁８及び可
動押圧壁１０の間に′ｌａ置されて締めつけられ、半導
体つ工−ハ２が互いに密着した状態で容器Ｈ内のエツチ
ング液Ｗに浸漬せしめられる。この状態では、半導体ウ
ェーハ２の面取り部分１２のみがエツチング液Ｗ中に露
出されているから、該面取り部１２のみが、例えば第４
図に点線で示すごとくエツチングされることとなる。一
方、半導体ウェーハ２の互いに密着している部分はエツ
チング液Ｗと接触することはないからエツチングをうけ
ることはない。このようにして半導体ウェーハ２の面取
り部１２のみがエツチングされる。なお、面取り部エツ
チングを行うエツチング液としては、公知のエツチング
液を用いればよいが、前述したごとく、例えば弗酸（５
０％）：硝酸（７０％）：酢酸を３：５：３の割合で混
合した混酸を用いる。The chamfer etching process will now be described with reference to FIGS. 3 to 5. FIG. 3 is an explanatory diagram showing the state of implementation of the chamfer etching process. In the same figure,
Reference numeral 2 denotes a semiconductor wafer, and a laminate X is formed by sandwiching and stacking a plurality of semiconductor wafers 2 in close contact with each other. The laminate X is placed and clamped between a fixed support wall 8 and a movable pressing wall 10 of a clamping device Y, which will be described later. It is immersed in W. In this state, only the chamfered portion 12 of the semiconductor wafer 2 is exposed to the etching liquid W, so that only the chamfered portion 12, for example,
It will be etched as shown by the dotted line in the figure. On the other hand, the portions of the semiconductor wafer 2 that are in close contact with each other do not come into contact with the etching solution W and are therefore not etched. In this way, only the chamfered portion 12 of the semiconductor wafer 2 is etched. Note that a known etching solution may be used for etching the chamfered portion, but as mentioned above, for example, hydrofluoric acid (5
A mixed acid prepared by mixing 0%): nitric acid (70%): acetic acid in a ratio of 3:5:3 is used.
また、処理条件としては、例えば３５°Ｃで３０秒程度
浸漬すればよい。さらに、半導体ウェーハの積層体Ｘを
エツチング液中に静置しておいてもよいしまたエツチン
グ液中で回転せしめてもよいものである。Further, as processing conditions, for example, immersion at 35° C. for about 30 seconds is sufficient. Further, the stacked body X of semiconductor wafers may be left standing in the etching solution, or may be rotated in the etching solution.
複数枚の半導体ウェーハ２の積層体Ｘを締めつける装置
Ｙとしては、第５図に示す如く、下部アーム２６と上部
アーム２８と該下部アーム２６及び上部アーム２８の基
端部を接続する接続部３０とからなる側面コ字状主体部
３２を有し、該下部アーム２６の先端部に設けられた固
定支持壁８と、該上部アーム２８の先端部に上下動自在
に取り付けられかつ先端に可動押圧壁ｌＯを有する締め
具３４とを設けたものを用いればよい、半導体ウェーハ
２の積層体Ｘは、該締めつけ装置Ｙの固定支持壁８と可
動押圧壁ｌＯの間に載置し該可動押圧壁１０を降下させ
て締めつけられるものである。該締め具３４を該上部ア
ーム２８に上下動自在に取りつける手段としては、公知
手段を用いればよいが、例えば該上部アーム２８にネジ
孔を設け、該ネジ孔２８に締め具３４の側面にネジ溝を
形成して上下動可能にネジ込むようにすればよい。As shown in FIG. 5, the device Y for tightening the stacked body X of a plurality of semiconductor wafers 2 includes a lower arm 26, an upper arm 28, and a connecting portion 30 that connects the base ends of the lower arm 26 and the upper arm 28. It has a side U-shaped main body part 32 consisting of a fixed support wall 8 provided at the tip of the lower arm 26, and a movable pressing wall attached to the tip of the upper arm 28 so as to be vertically movable. The stacked body X of the semiconductor wafers 2 may be placed between the fixed support wall 8 of the clamping device Y and the movable pressing wall 10, and the clamping device 34 having a wall lO may be used. 10 is lowered and tightened. Any known means may be used to attach the fastener 34 to the upper arm 28 in a vertically movable manner. What is necessary is to form a groove and screw it in so that it can move up and down.
この場合には、該可動押圧壁ｌＯは、該締め具３４が回
転できるように互いに遊動可能に取りつけられることは
いうまでもない。なお、３６はガイド板で、その先端部
は該可動押圧壁１０に接続されている。また、該ガイド
板３６の基端部には上記主体部３２の接続部３０に摺動
自在に嵌挿される凹溝部３８が設けられている。従って
、該可動押圧壁１０を上下動すると、該ガイド板３６も
該接続部３０に沿って上下動し該可動押圧壁ｌＯの動き
は垂直方向に正確にガイドされる。In this case, it goes without saying that the movable pressing walls 1O are movably attached to each other so that the fasteners 34 can rotate. Note that 36 is a guide plate whose tip end is connected to the movable pressing wall 10. Further, a groove portion 38 is provided at the base end of the guide plate 36 and is slidably inserted into the connecting portion 30 of the main body portion 32 . Therefore, when the movable pressing wall 10 is moved up and down, the guide plate 36 also moves up and down along the connecting portion 30, and the movement of the movable pressing wall 10 is accurately guided in the vertical direction.
（発明の効果）
以上のように、本発明方法によれば、ラッピング砥粒に
よる面取り部端面の傷つきによる面荒れを防止し、ウェ
ーハを半導体容器に挿入して移送した場合に、該容器の
一部との接触又はこすれによる削り片の発生付着がなく
、また半導体集積回路の製造工程において、汚染又は熱
歪みによるつ工−ハの損失を妨げるよう面取り部の平滑
性を著しく向上するという効果を奏する。(Effects of the Invention) As described above, according to the method of the present invention, it is possible to prevent surface roughness due to scratches on the end face of the chamfered part caused by lapping abrasive grains, and when a wafer is inserted into a semiconductor container and transferred, It has the effect of significantly improving the smoothness of chamfered parts to prevent the generation and adhesion of shavings due to contact with or rubbing against parts, and to prevent loss of machining due to contamination or thermal distortion in the manufacturing process of semiconductor integrated circuits. play.
第１図は従来の半導体ウェーハの製造方法を示すフロー
チャート、第２図は本発明による半導体ウェーハの製造
方法の一例を示すフローチャート、第３図は本発明方法
の実施の一態様を示す説明図、第４図は半導体ウェーハ
の面取り部エツチングを行った状態を示す説明図及び第
５図は本発明方法で使用する締め具の一例を示す斜視図
である２−・・半導体ウェーハ、１２・−面取り部、８
・−・−固定支持壁、１０・・−可動押圧壁、Ｘ・−・
半導体ウエーハ積層体、
Ｙ・・−締めつけ装置、
Ｗ・・−エツチング液
Ｈ−・・容器。FIG. 1 is a flowchart showing a conventional method for manufacturing a semiconductor wafer, FIG. 2 is a flowchart showing an example of a method for manufacturing a semiconductor wafer according to the present invention, and FIG. 3 is an explanatory diagram showing one embodiment of the method of the present invention. Fig. 4 is an explanatory view showing a state where chamfered portions of a semiconductor wafer have been etched, and Fig. 5 is a perspective view showing an example of a fastener used in the method of the present invention.2--Semiconductor wafer, 12--Chamfering Part, 8
・-・-Fixed support wall, 10...-Movable pressing wall, X...
Semiconductor wafer stack, Y...-tightening device, W...-etching liquid H-...container.
Claims (3)
等で薄板状にスライシングして半導体ウェーハとするス
ライシング工程と、スライシングによって得られた該半
導体ウェーハの周辺部の角部を機械的に除去する機械的
面取り工程と、機械的面取り加工された該半導体ウェー
ハの両面を研磨するラッピング工程と、ラッピング処理
された該半導体ウェーハをエッチング液に浸漬して全面
をエッチングする全面エッチング工程と、全面エッチン
グ処理された該半導体ウェーハの片面又は両面を鏡面研
磨するポリッシング工程と、を有する半導体ウェーハの
製造方法において、該ラッピング工程の後に機械的に面
取り加工された半導体ウェーハの複数枚を挟持積層して
エッチング液に浸漬し面取り部のみをエッチングする面
取りエッチング処理を行うようにしたことを特徴とする
半導体ウェーハの製造方法。(1) A slicing process in which a single crystal semiconductor ingot is sliced into thin plates using a diamond cutter or the like to form a semiconductor wafer, and a mechanical chamfering process in which the peripheral corners of the semiconductor wafer obtained by slicing are mechanically removed. a lapping process of polishing both sides of the mechanically chamfered semiconductor wafer; a full-face etching process of immersing the lapped semiconductor wafer in an etching solution to etch the entire surface; and a full-face etching process of the semiconductor wafer. A method for manufacturing a semiconductor wafer comprising a polishing step of polishing one side or both sides of the wafer to a mirror finish, and after the lapping step, a plurality of mechanically chamfered semiconductor wafers are sandwiched and stacked and immersed in an etching solution to be chamfered. A method for manufacturing a semiconductor wafer, characterized in that a chamfering etching process is performed to etch only a portion of the semiconductor wafer.
等で薄板状にスライシングして半導体ウェーハとするス
ライシング工程と、スライシングによって得られた該半
導体ウェーハの周辺部の角部を機械的に除去する機械的
面取り工程と、機械的面取。 り加工された該半導体ウェーハの両面を研磨するラッピ
ング工程と、ラッピング処理された該半導体ウェーハを
エッチング液に浸漬して全面をエッチングする全面エッ
チング工程と、全面エッチング処理された該半導体ウェ
ーハの片面又は両面を鏡面研磨するポリッシング工程と
、を有する半導体ウェーハの製造方法において、全面エ
ッチング工程の後に機械的に面取り加工された半導体ウ
ェーハの複数枚を挟持積層してエッチング液に浸漬し面
取り部のみをエッチングする面取りエッチング処理を行
うようにしたことを特徴とする半導体ウェーハの製造方
法。(2) A slicing process in which a single crystal semiconductor ingot is sliced into thin plates using a diamond cutter or the like to form a semiconductor wafer, and a mechanical chamfering process in which the peripheral corners of the semiconductor wafer obtained by slicing are mechanically removed. and mechanical chamfering. a lapping process for polishing both sides of the semiconductor wafer that has been etched; a full-face etching process for etching the entire surface of the semiconductor wafer by immersing the lapped semiconductor wafer in an etching solution; A method for manufacturing a semiconductor wafer, which includes a polishing step in which both sides are polished to a mirror finish, and after the entire surface etching step, a plurality of mechanically chamfered semiconductor wafers are sandwiched and stacked and immersed in an etching solution to etch only the chamfered portions. A method for manufacturing a semiconductor wafer, characterized in that a chamfer etching process is performed.
リエッチングによって行うようにしたことを特徴とする
請求項（１）又は（２）記載の半導体ウェーハの製造方
法。(3) The method for manufacturing a semiconductor wafer according to claim (1) or (2), wherein the entire surface etching treatment is performed by acid etching or alkali etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16539188A JPH0215627A (en) | 1988-07-02 | 1988-07-02 | Manufacture of semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16539188A JPH0215627A (en) | 1988-07-02 | 1988-07-02 | Manufacture of semiconductor wafer |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3559091A Division JP2537575B2 (en) | 1991-02-05 | 1991-02-05 | Method for manufacturing semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215627A true JPH0215627A (en) | 1990-01-19 |
Family
ID=15811509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16539188A Pending JPH0215627A (en) | 1988-07-02 | 1988-07-02 | Manufacture of semiconductor wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215627A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622667A (en) * | 1993-02-16 | 1997-04-22 | Sumitomo Chemical Company, Limited | Process for producing skin-integrated laminate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134935A (en) * | 1985-12-09 | 1987-06-18 | Mitsubishi Metal Corp | Surface treating method for semiconductor wafer |
-
1988
- 1988-07-02 JP JP16539188A patent/JPH0215627A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134935A (en) * | 1985-12-09 | 1987-06-18 | Mitsubishi Metal Corp | Surface treating method for semiconductor wafer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622667A (en) * | 1993-02-16 | 1997-04-22 | Sumitomo Chemical Company, Limited | Process for producing skin-integrated laminate |
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