JPH0215099B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

産業上の利用分野 本発明は画像情報の拡大あるいは縮小を高速か
つ正確に行なう画像拡大縮小装置に関するもので
ある。 従来例の構成とその問題点 最近、記憶装置の容量の拡大が進み、手書文
字、図形などのデータをコード化せず、そのまま
画像情報として扱い編集などを行う装置が増えつ
つある。この分野では画像情報の高速な拡大縮小
などの処理に対する要求が高まつている。 以下、従来の画像の拡大縮小について説明す
る。なお、以後の説明では画素は格子点上にしか
存在しないものとし、格子点の座標は整数で表わ
されるものとする。 第１図に示すように格子点上に１次元的に配置
されたｎ個の画素X₁，X₂…X_oからなる画像Ｘを
ｍ個の画素Z₁，Z₂…Z_nからなる画像Ｚへ変換す
る場合を考える。第１図の例ではｎ＝８，ｍ＝５
で縮小の場合である。従来このような変換を行な
うのに次のような方法を行なつていた。 即ち第２図に示すように、原画Ｘから抽出すべ
き画素の位置に１、抽出しない画素の位置に０を
置いたマツピングパターンＰを用意し、これによ
つて原画から必要な画素２２を抽出し、圧縮して
出力画Ｚを得る方法である。マツピングパターン
を得るには、X_iからZ_j変換するとして例えば、 ｊ＝〔５／８（ｉ−１／２）〕＋１ ………………(1) に従い、第１表に示すようにｉを１から８まで変
えた時のｊを計算し、ｊが変化した時１、変化し
ない時０とすればよい。但し第(1)式の〔α〕はα
を越えない最大整数を表わす。一般の場合は ｊ＝〔ｍ／ｎ（ｉ−１／２）〕＋１ ………………(2) に従つて計算すればよい。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image enlarging/reducing device for enlarging or reducing image information at high speed and accurately. Conventional Structures and Problems Recently, the capacity of storage devices has been increasing, and the number of devices that handle data such as handwritten characters and graphics as image information and edit them without being encoded is increasing. In this field, there is an increasing demand for processing such as high-speed scaling of image information. Hereinafter, conventional image scaling will be explained. In the following description, it is assumed that pixels exist only on grid points, and the coordinates of grid points are expressed as integers. As shown in Figure ₁ , _an image X consisting of n pixels X ₁ , X _{2 . . .} Consider the case of conversion to Z. In the example in Figure 1, n=8, m=5
This is the case of reduction. Conventionally, the following method was used to perform such conversion. That is, as shown in FIG. 2, a mapping pattern P is prepared in which 1 is placed at the position of the pixel to be extracted from the original image X and 0 is placed at the position of the pixel not to be extracted. This is a method of extracting and compressing to obtain an output image Z. To obtain the mapping pattern, let's transform X _i to Z _j , for example, according to Calculate j when i is changed from 1 to 8, and set it to 1 when j changes and 0 when it does not. However, [α] in equation (1) is α
Represents the largest integer not exceeding . In general, it can be calculated according to j=[m/n(i-1/2)]+1 …………(2).

【表】 拡大の場合は、第３図に示すように、マツピン
グパターンが１なら原画の画素X_iを更新し、０か
らX_iをくり返して並べればよい。 さてマツピングパターンＰによる実際の拡大縮
小は第４図に示す装置により行なうことが考えら
れる。マツピングパターンはあらかじめ外部のプ
ロセサにより計算され、データバス４１を通じて
シフトレジスタ４２に格納される。このデータは
クロツクC₃により左にシフトされるとともに、
左端のデータを右端に戻し循還する。原画データ
はパス４９を通じシフトレジスタ４３に格納され
クロツクｅにより左シフトする。出力データはク
ロツクｇにより左シフトするシフトレジスタ４４
中に作成され、バス４８を通じて外部に読み出さ
れる。制御信号ｈは拡大の時０，縮小の時１とな
つている。 以下、縮小と拡大の場合に分けて、さらに詳細
に説明する。 縮小の場合を説明すると、クロツクはC₁，C₂，
C₃の順に印加されこれを１サイクルとする。そ
してｈが１であるから、クロツクC₁はORゲート
４７１を通りｅに現われシフトレジスタ４３の先
頭のデータX₁をバツフア５０へ移し、同時にシ
フトレジスタ４３が左シフトし左端データをX₂
とする。最初ｂが１であるからクロツクC₂はOR
ゲート４５，４６１を通過しｇに現われ、シフト
レジスタ４４にバツフア５０の値X₁を取り込む。
クロツクC₃は、シフトレジスタ４２を左へ循環
し、左端データを０とする。次のサイクルではま
ずクロツクC₁によりバツフア５０はX₂となり、
シフトレジスタ４３の左端はX₃となる。ｂが０
なのでクロツクC₂はｇに現われずシフトレジス
タ４４は変化しない。クロツクC₃によりシフト
レジスタ４２は左循還され左端が１となる。 以下同様にして８サイクル後には、シフトレジ
スタ４４中には出力データX₁X₃X₄X₆X₇が生成さ
れるのでこれをバス４８を通じて出力して内容を
クリアする。バツフア５０にはX₈が残る。シフ
トレジスタ４３は空になるのでバス４９を通して
新データを入力する。シフトレジスタ４２は元に
戻つているので同様の処理を行ない次の出力デー
タを生成する。 拡大の場合はクロツクはC₂，C₁，C₃の順に印
加されこれを１サイクルとする。そして制御信号
ｈが０なので、ORゲート４６２，４７２が開
き、ｇにはクロツクC₁が現われ、ｅにはマツピ
ングパターンが１の時だけクロツクC₂が現われ
る。シフトレジスタ４４中にはクロツクC₁毎に
バツフア５０のデータが取り込まれる。従つて８
サイクル後にはシフトレジスタ４４中には出力デ
ータX₁X₁X₂X₃X₃X₄X₅X₅が生成されるのでバス
４８を通して出力する。バツフア５０にはX₅が
残り、シフトレジスタ４９にはX₆X₇X₈が残る。 以上の拡大縮小装置は乗算を必要としないので
高速であるが、マツピングパターンを格納するシ
フトレジスタ４２が固定長であるため、正確に実
現できる拡大縮小の倍率の範囲が狭い。倍率はマ
ツピングパターンの全ビツト数と、パターン中の
１の数との比で表わされるから、上で説明した８
ビツトの例では、正確に実現可能な倍率は1/8，
２／８，3/8…7/8，8/8，8/1，8/2…8/7，8/8に過ぎ
ない。３倍、1/3倍，５倍、1/5倍などはそれぞれ
マツピングパターンは３ビツト、３ビツト、５ビ
ツト、５ビツトあればよいから、８ビツトあれば
十分な筈であるのに実現できないという欠点を有
する。 またマツピングパターンの最大ビツト長を40ビ
ツトとした場合、すなわち第４図でマツピングパ
ターンを格納するシフトレジスタ４２を40ビツト
とした場合を考える。この場合正確に実現可能な
倍率は 1/40，2/40，3/40，…40/40，40/1，40/2，…4
０／３９，40/40 にすぎず、３倍、６倍など40の公約数でない倍率
は正確には実現できない。 発明の目的 本発明は上記欠点に鑑み、正確で、実現可能な
倍率を増加させることのできる画像拡大縮小装置
を提供するものである。 発明の構成 マツピングパターンを格納する複数のレジスタ
と、同レジスタを循環的に指示する周期可変のカ
ウンタを設け、任意個のレジスタを循環的に参照
して処理を行なう。 実施例の説明 以下本発明の一実施例を図面を参照しながら説
明する。 第５図は本発明の一実施例における画像拡大縮
小装置のブロツク結線図である。第５図におい
て、第４図の構成と意なる点は第４図に示したレ
ジスタ４２のかわりに複数のレジスタの集合体と
みなせるレジスタフアイル５２を設けるととも
に、このレジスタフアイル５２を制御するカウン
タ５３を設けた点である。すなわち、マツピング
パターンは外部のプロセサで計算し、バス５１を
通じて例えば８ビツトのレジスタ５本からなる先
入先出式のレジスタフアイル５２へ順に格納す
る。レジスタフアイル５２中の各レジスタ５２
１，５２２…５２５はカウンタ５３により制御
（指示）される。カウンタ５３は信号b₁により１
〜５の任意の値にセツトされる。またカウンタ５
３は周期可変でもあり、信号b₁により周期ｎを設
定され、ｎ進カウンタとして動作する。 このようにマツピングパターンを格納するレジ
スタフアイル５２と、周期を自由に設定できるカ
ウンタ５３とを設けることにより、正確に実現可
能な倍率が豊富になる。 以下、その具体的実施例について説明する。 まず、1/3倍の縮小および３倍の拡大の場合を
例にとつて説明する。この場合のマツピングパタ
ーンは、100100……のくり返しであるが、第５図
の回路では８ビツト単位で処理するので、倍率３
と処理単位８の最大公倍数24を求め、24ビツト分
のパターン 10010010 01001001 00100100 を計算し、３本のレジスタ５２１，５２２，５２
３に格納する。25ビツト目以降は先頭からのパタ
ーンのくり返しとなるから、３本のレジスタのパ
ターンを循還的に参照すれば正確に1/3倍に縮小
することができる。３倍の拡大の場合も全く同じ
パターンで正確に拡大することができる。 1/3倍に縮小する際の動作を説明する。まずｈ
を１とし、カウンタ５３を信号b₁によつて周期３
にセツトする。第１のマツピングパターンをレジ
スタフアイル５２中のレジスタ５２１からシフト
レジスタ５４へ入力する。一方、第１の原理デー
タをバス４９を通してシフトレジスタ４３へ格納
する。クロツクをC₁，C₂，C₃の順に印加しこれ
を１サイクルとする。以後の８サイクル間の動作
は第４図を用いて説明したものと同様で、クロツ
クC₁によつてシフトレジスタ４３中の原画デー
タを左シフトし、シフトレジスタ５４中のマツピ
ングパターンを左シフトし同時にシフト数を３ビ
ツトの入力カウンタ５５で数える。マツピングパ
ターンが１の時にクロツクC₂によりシフトレジ
スタ４４中へバツフア５０の原画データを取り込
み、出力データX₁X₄X₇を作成する。 シフトレジスタ４４中に作成されたデータの数
は３ビツトの出力カウンタ５６に数えておく。８
サイクル後に入力カウンタ５５はキヤリを出力し
て０に復帰する。キヤリによつてカウンタ５３を
進め、第２のマツピングパターンをレジスタ５２
２からシフトレジスタ５４へ入力し、第２の画像
データをシフトレジスタ４３へ入力しクロツクを
印加する。シフトレジスタ４４中に作成されるデ
ータはX₁X₄X₇X₂X₅X₈となる。X₁X₄X₇は第１の
画像データから、X₂X₅X₈は第２の画像データか
ら生成されたものである。出力カウンタ５６の値
は６となる。８サイクル後カウンタ５３を１つ進
め第３のマツピングパターンをレジスタ５２３か
らシフトレジスタ５４へ入力し、第３の画像デー
タをシフトレジスタ４３へ入力しクロツクを印加
する。６サイクル後、シフトレジスタ４４中には
出力データX₁X₄X₇X₂X₅X₈X₃X₆が生成され、出
力カウンタ５６からキヤリが出力されるので、ク
ロツクを停止し、出力データをバス４８を通じて
出力画像の所望の場所へ転送した後クロツクを印
加する。２サイクル後入力カウンタ５５からキヤ
リが出力されカウンタ５３を進めると、カウンタ
５３は周期３なので初期値に戻る。マツピングパ
ターンは再び第１のものから繰り返しになる。第
４の画像データをシフトレジスタ４３へ入力し同
様に行なう。 次に３倍に拡大する場合の動作を説明する。マ
ツピングパターンは縮小の場合と同様であり、初
期設定も縮小の場合と同様にし、クロツクをC₂，
C₁，C₃の順に印加し１サイクルとする。制御信
号ｈは０にする。最初の８サイクル後、シフトレ
ジスタ４４中には出力データ
X₁X₁X₁X₂X₂X₂X₃X₃が生成され、入力カウンタ
５５はマスクパターン中の１の数を数え３とな
る。出力データをバス４８を通じて出力する。出
力カウンタ５６はキヤリを出して復帰するので、
キヤリによつてカウンタ５３を進め第２のマツピ
ングパターンをシフトレジスタ５４へ入力しクロ
ツクを印加する。バツハア５０にはX₃が格納さ
れ、シフトレジスタ４３にはX₄X₅X₆X₇X₈が格納
されているから、８サイクル後出力レジスタ４４
には出力データX₃X₄X₄X₄X₅X₅X₅X₆が生成さ
れ、入力カウンタ５５の値は６となる。そして出
力データを出力し、出力カウンタ５６のキヤリに
よつてカウンタ５３を進め第３のマツピングパタ
ーンをシフトレジスタ５４に入力し、クロツクを
印加する。６サイクル後、シフトレジスタ４３は
空になり、入力カウンタ５５からキヤリが出るの
で、クロツクを停止し、次の原画データをバス４
９を通じて入力した後、クロツクを印加する。２
サイクル後出力カウンタ５６からキヤリが出力さ
れるので、カウンタ５３を進めると、カウンタ５
３は周期３ゆえ、初期値に戻り、再び第１のマツ
ピングパターンを指示する。以下、同様にくり返
す。 以下説明したように本実施例の構成によれば1/
３倍の縮小、３倍の拡大を正確に実現できる。 分母、分子ともに１でない場合、例えば3/5倍
のマツピングパターンは、 10110101 10101101 01101011 01011010 11010110 の40ビツトのくり返しとなる。5/3倍の拡大の場
合も全く同じパターンとなる。 なお８ビツトのレジスタｋ本からなるレジスタ
フアイルを備えたものでは、一般にｎ，ｍを整数
とし、ｎ≧ｍ，とする時ｍ／ｎ倍の縮小、および
ｎ／ｍ倍の拡大は、ｎと８との最小公倍数が８×
ｋより小さい場合は正確に実現できる。第５図の
例ではｋ＝５であるからｎが １，２，３，４，５，６，８，10，12，16，
20，24，32，40 の場合は正確な拡大縮小が実現できる。これは第
４図でシフトレジスタ４２を40ビツトとした場合
に比べ格段に多い。 これ以外の場合は誤差が生じるが、ｎ≦８×ｋ
なる範囲の拡大縮小が可能である。第５図で例え
ば1/13倍の縮小の場合 10000000 00000100 00000000 01000000 00000001 で近似すればよい。 発明の効果 以上説明したように本発明は、マツピングパタ
ーンを格納する複数のレジスタと、前記レジスタ
群を循環的に指示する周期可変の選択手段を設け
たことにより、正確に実現することが可能な拡大
縮小倍率が増加し、装置の性能を向上させること
ができる。[Table] In the case of enlargement, as shown in FIG. 3, if the mapping pattern is 1, it is sufficient to update the pixels X _i of the original image and repeat X _i from 0 to arrange them. Now, it is conceivable that the actual enlargement/reduction by the mapping pattern P is performed by the apparatus shown in FIG. The mapping pattern is calculated in advance by an external processor and stored in the shift register 42 via the data bus 41. This data is shifted to the left by clock C ₃ and
Circulate the data on the left end back to the right end. The original image data is stored in the shift register 43 through a path 49 and shifted to the left by the clock e. The output data is shifted to the left by clock g.
The data is created inside and read out via bus 48. The control signal h is 0 for enlargement and 1 for reduction. Below, the cases of reduction and enlargement will be explained in more detail. To explain the case of reduction, the clocks are C ₁ , C ₂ ,
_C3 is applied in this order, and this is considered as one cycle. Since h is 1, the clock C ₁ passes through the OR gate 471 and appears at e, and transfers the first data X ₁ of the shift register 43 to the buffer 50, and at the same time, the shift register 43 shifts to the left and the left end data is transferred to the buffer 50 _.
shall be. Initially b is 1, so clock C ₂ is OR
It passes through gates 45 and 461 and appears at g, and the value X ₁ of buffer 50 is taken into shift register 44.
Clock _C3 circulates the shift register 42 to the left and sets the left end data to 0. In the next cycle, the buffer 50 becomes X ₂ by the clock C ₁ ,
The left end of the shift register 43 is _X3 . b is 0
Therefore, clock _C2 does not appear on g, and shift register 44 does not change. The shift register 42 is rotated to the left by the clock _C3 , and the left end becomes 1. Similarly, after 8 cycles, output data X ₁ X ₃ X ₄ X ₆ X ₇ is generated in the shift register 44, and this is output through the bus 48 to clear the contents. X ₈ remains in Batsuhua 50. Since the shift register 43 becomes empty, new data is input through the bus 49. Since the shift register 42 has returned to its original state, the same processing is performed to generate the next output data. In the case of expansion, the clocks are applied in the order of C ₂ , C ₁ , and C ₃ and this is considered as one cycle. Since the control signal h is 0, the OR gates 462 and 472 are opened, the clock _C1 appears on g, and the clock _C2 appears on e only when the mapping pattern is 1. Data from the buffer 50 is loaded into the shift register 44 every clock _C1 . Therefore 8
After the cycle, output data X ₁ X ₁ X ₂ X ₃ X ₃ X ₄ X ₅ X ₅ is generated in the shift register 44 and is outputted through the bus 48. X ₅ remains in the buffer 50, and X ₆ X ₇ X ₈ remains in the shift register 49. The above-described scaling device does not require multiplication and is therefore fast, but since the shift register 42 that stores the mapping pattern has a fixed length, the range of scaling factors that can be accurately realized is narrow. Since the magnification is expressed as the ratio between the total number of bits in the mapping pattern and the number of 1's in the pattern, the 8
In the BIT example, the accurately achievable magnification is 1/8,
2/8, 3/8…7/8, 8/8, 8/1, 8/2…8/7, 8/8. For 3x, 1/3x, 5x, 1/5x, etc., the mapping pattern only needs to be 3 bits, 3 bits, 5 bits, and 5 bits, respectively, so 8 bits should have been enough, but it was realized. It has the disadvantage that it cannot. Let us also consider a case where the maximum bit length of the mapping pattern is 40 bits, that is, a case where the shift register 42 storing the mapping pattern in FIG. 4 is 40 bits. In this case, the exact magnifications that can be achieved are 1/40, 2/40, 3/40, …40/40, 40/1, 40/2, …4
It is only 0/39, 40/40, and magnifications that are not common divisors of 40, such as 3x and 6x, cannot be realized accurately. OBJECTS OF THE INVENTION In view of the above-mentioned drawbacks, the present invention provides an image scaling device that is accurate and capable of increasing the achievable magnification. Structure of the Invention A plurality of registers for storing mapping patterns and a variable period counter for cyclically instructing the registers are provided, and processing is performed by cyclically referring to any number of registers. DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 5 is a block diagram of an image enlarging/reducing device according to an embodiment of the present invention. In FIG. 5, the difference from the configuration in FIG. 4 is that a register file 52, which can be regarded as a collection of a plurality of registers, is provided instead of the register 42 shown in FIG. The point is that That is, the mapping pattern is calculated by an external processor and sequentially stored via the bus 51 into a first-in, first-out register file 52 consisting of, for example, five 8-bit registers. Each register 52 in the register file 52
1,522...525 are controlled (instructed) by the counter 53. The counter 53 is set to 1 by the signal b ₁ .
Set to any value between ~5. Also counter 5
3 is also variable in period, and the period n is set by the signal _b1 , and operates as an n-ary counter. By providing the register file 52 that stores the mapping pattern and the counter 53 whose period can be freely set, a wide variety of magnifications can be accurately realized. Specific examples thereof will be described below. First, a case of 1/3x reduction and 3x enlargement will be explained as an example. The mapping pattern in this case is 100100..., but since the circuit in Figure 5 processes in 8-bit units, the magnification is 3.
Find the greatest common multiple 24 of the processing unit 8, calculate the 24-bit pattern 10010010 01001001 00100100, and calculate the three registers 521, 522, 52.
Store in 3. From the 25th bit onward, the pattern from the beginning is repeated, so by cyclically referencing the patterns in the three registers, it is possible to accurately reduce the size to 1/3. Even in the case of 3x magnification, it is possible to accurately magnify using exactly the same pattern. We will explain the operation when reducing the size to 1/3. First h
is set to 1, and the counter 53 is set to cycle 3 by the signal _b1 .
Set to . A first mapping pattern is input from register 521 in register file 52 to shift register 54 . On the other hand, the first principle data is stored in the shift register 43 via the bus 49. The clocks are applied in the order of C ₁ , C ₂ , and C ₃ and this is considered as one cycle. The operation for the subsequent 8 cycles is the same as that explained using _FIG . At the same time, the number of shifts is counted by a 3-bit input counter 55. When the mapping pattern is 1, the original image data in the buffer 50 is taken into the shift _register 44 by _the clock _C2 , and output data _X1X4X7 is created. The number of data created in the shift register 44 is counted by a 3-bit output counter 56. 8
After the cycle, the input counter 55 outputs a negative signal and returns to zero. The counter 53 is advanced by the key, and the second mapping pattern is stored in the register 52.
2 to the shift register 54, the second image data is input to the shift register 43, and a clock is applied. The data created in the shift register 44 is X ₁ X ₄ X ₇ X ₂ X ₅ X ₈ . X ₁ X ₄ X ₇ is generated from the first image data, and X ₂ X ₅ X ₈ is generated from the second image data. The value of the output counter 56 becomes six. After eight cycles, the counter 53 is incremented by one, the third mapping pattern is input from the register 523 to the shift register 54, the third image data is input to the shift register 43, and a clock is applied. _{After 6} cycles _{, the output data X 1} is transferred to the desired location of the output image via bus 48 and then the clock is applied. After two cycles, the input counter 55 outputs a carry signal and advances the counter 53. Since the counter 53 is in period 3, it returns to its initial value. The mapping pattern repeats again from the first one. The fourth image data is input to the shift register 43 and the same process is performed. Next, the operation when enlarging the image three times will be explained. The mapping pattern is the same as for reduction, the initial settings are also the same as for reduction, and the clock is set to C ₂ ,
C ₁ and C ₃ are applied in this order to form one cycle. The control signal h is set to 0. After the first eight cycles, the output data is stored in shift register 44.
X ₁ X ₁ X ₁ X ₂ X ₂ X ₂ X ₃ X ₃ is generated, and the input counter 55 counts the number of 1s in the mask pattern and becomes 3. Output data is output via bus 48. Since the output counter 56 recovers and returns,
The counter 53 is advanced by the carry, the second mapping pattern is input to the shift register 54, and a clock is applied. Since X ₃ is stored in the output register 50 and X ₄ X ₅ X ₆ X ₇ X ₈ is stored in the shift register 43, the output register 44 is stored after 8 cycles.
Output data X ₃ X ₄ X ₄ X ₄ X ₅ X ₅ X ₅ X ₆ is generated, and the value of the input counter 55 becomes 6. Then, the output data is output, the counter 53 is advanced by the output counter 56, and the third mapping pattern is input to the shift register 54, and a clock is applied. After 6 cycles, the shift register 43 becomes empty and the input counter 55 is cleared, so the clock is stopped and the next original image data is transferred to the bus 4.
9 and then apply the clock. 2
After the cycle, the output counter 56 outputs a carry, so when the counter 53 is advanced, the counter 5
3 is the cycle 3, so it returns to the initial value and instructs the first mapping pattern again. Repeat the same below. As explained below, according to the configuration of this embodiment, 1/
Accurately achieves 3x reduction and 3x enlargement. When both the denominator and numerator are not 1, for example, a 3/5 times mapping pattern is a 40-bit repetition of 10110101 10101101 01101011 01011010 11010110. Exactly the same pattern holds true for 5/3x magnification. In addition, in a device equipped with a register file consisting of k 8-bit registers, when n and m are integers and n≧m, reduction by a factor of m/n and expansion by a factor of n/m are expressed as n. The least common multiple of 8 is 8×
If it is smaller than k, it can be realized accurately. In the example in Figure 5, k=5, so n is 1, 2, 3, 4, 5, 6, 8, 10, 12, 16,
In the case of 20, 24, 32, and 40, accurate scaling can be achieved. This is much more than the case where the shift register 42 has 40 bits in FIG. In other cases, errors will occur, but n≦8×k
It is possible to enlarge or reduce the range. For example, in the case of a 1/13x reduction in FIG. 5, the approximation should be 10000000 00000100 00000000 01000000 00000001. Effects of the Invention As explained above, the present invention can be accurately realized by providing a plurality of registers for storing mapping patterns and a variable-cycle selection means for cyclically instructing the register group. This increases the scaling factor and improves the performance of the device.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は画像データの拡大縮小の概念を説明す
る図、第２図、第３図はそれぞれマツピングパタ
ーンを利用した縮小拡大を説明する図、第４図は
従来考えられる画像拡大縮小装置のブロツク図、
第５図は本発明の一実施例における画像拡大縮小
装置のブロツク図である。 ４２，４３，４４，５４……シフトレジスタ、
５０……バツフア、５２……レジスタフアイル、
５３，５５，５６……カウンタ。 Figure 1 is a diagram explaining the concept of enlarging/reducing image data, Figures 2 and 3 are diagrams each explaining scaling using a mapping pattern, and Figure 4 is a diagram of a conventional image enlarging/reducing device. block diagram,
FIG. 5 is a block diagram of an image enlarging/reducing device according to an embodiment of the present invention. 42, 43, 44, 54...shift register,
50...batshua, 52...register file,
53, 55, 56...Counter.

Claims (1)

【特許請求の範囲】 １ 原画像データを記憶する第１の記憶手段と、
前記原画像データの拡大あるいは縮小された処理
データを記憶する第２の記憶手段と、前記第１の
記憶手段から読み出された原画データの拡大ある
いは縮小を制御するマツピングパターンを格納す
る複数のレジスタからなる第３の記憶手段と、前
記第３の記憶手段の各レジスタを循環的に選択す
る選択手段と、前記選択手段により指示された前
記第３の記憶手段内のレジスタから送出されるマ
ツピングパターンを参照することにより前記原画
像データの拡大あるいは縮小を行ない、その処理
データを前記第２の記憶手段に格納するように制
御する拡大縮小手段とを具備する画像拡大縮小装
置。 ２ 選択手段はカウンタであることを特徴とする
特許請求の範囲第１項記載の画像拡大縮小装置。[Claims] 1. A first storage means for storing original image data;
a second storage means for storing processed data obtained by enlarging or reducing the original image data; and a plurality of mapping patterns for storing processing data for controlling enlargement or reduction of the original image data read from the first storage means. a third storage means consisting of a register; a selection means for cyclically selecting each register of the third storage means; An image enlarging/reducing device comprising: enlarging/reducing means for enlarging or reducing the original image data by referring to a ping pattern, and controlling the processed data to be stored in the second storage means. 2. The image enlarging/reducing device according to claim 1, wherein the selection means is a counter.