JP2567695B2 - Image data enlargement / reduction circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリ装置あるいは文書ファイルシ
ステム等において、ディジタル信号に変換された文書，
図形等の画像データを拡大・縮小するための回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a document converted into a digital signal in a facsimile apparatus, a document file system, or the like.
The present invention relates to a circuit for enlarging / reducing image data such as figures.

〔従来の技術〕[Conventional technology]

ファクシミリ装置等においては、送信側と受信側とで
処理サイズ異なる場合には画像データの拡大・縮小を行
う必要がある。また文書ファイルシステム等の画像処理
を行う装置では画像データの拡大・縮小は頻繁に行われ
る。In a facsimile machine or the like, when the transmission side and the reception side have different processing sizes, it is necessary to enlarge / reduce the image data. Further, in an image processing apparatus such as a document file system, enlargement / reduction of image data is frequently performed.

このような画像データの拡大・縮小のための手法は既
に数多く開発，実用化されており、高度のデータ補間処
理を適用する手法もあれば単純にデータの間引きあるい
は同一データの重複を行うような手法等種々知られてい
る。Many methods for enlarging / reducing such image data have already been developed and put into practical use, and there are methods that apply sophisticated data interpolation processing, such as data thinning or simply duplicating the same data. Various methods are known.

ファクシミリ装置あるいは文書ファイルシステム等の
ように取扱いデータ量が大量であるにも拘わらず、安価
であることを要求される場合には、高速処理及びハード
ウェアにて比較的構成容易な後者の手法が採用される傾
向にある。If the amount of data handled is large, such as in a facsimile machine or a document file system, but when it is required to be inexpensive, the latter method that is relatively easy to configure with high-speed processing and hardware is It tends to be adopted.

たとえば、特開昭60−20632号公報には、Ｐビット加
算回路から出力されるキャリー信号を利用してソースデ
ータを１ビットずつ出力する並列／直列変換回路と、こ
の並列／直列変換回路の出力データを１ビットずつ取込
みんでデスティネーションデータとする直列／並列変換
回路とを動作させるクロックを拡大・縮小倍率に応じて
可変とすることにより、最小で1/2^P倍から最大で2^P倍ま
で画像データを拡大・縮小する回路が提案されている。For example, Japanese Laid-Open Patent Publication No. 60-20632 discloses a parallel / serial conversion circuit which outputs source data bit by bit using a carry signal output from a P-bit addition circuit, and an output of the parallel / serial conversion circuit. By changing the clock that operates the serial / parallel conversion circuit that takes in 1 bit of data bit by bit and becomes destination data, the minimum is 1/2 ^P times and the maximum is 2 ^P times. A circuit for enlarging / reducing image data has been proposed.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

ところで、上述の特開昭60−20632号の発明では、た
とえば1/2倍に縮小する場合、加算回路の一方の1/2デー
タとして2^P/2＝2^P-1を設定する。この場合、2^P-1は整数
であるが、たとえば1/3倍に縮小するような場合、2^P/3
は整数にはならない。従って、上述の特開昭60−20632
号の発明では1/3倍の縮小は出来ない。By the way, in the invention of the above-mentioned Japanese Patent Laid-Open No. 60-20632, for example, when reducing to 1/2, 2 ^P / 2 = 2 ^{P -1} is set as 1/2 data of one of the adding circuits. In this case, 2 ^P-1 is an integer, but if you want to reduce it by 1/3, for example, 2 ^P / 3
Is not an integer. Therefore, the above-mentioned JP-A-60-20632
With the invention of the issue, it is not possible to reduce 1/3 times.

より具体的には、上述の特開昭60−20632号の発明で
は、拡大に際しては2^P/N倍，縮小に際してはN/2^P倍（Ｎ
＝１〜2^P−１）の場合のみ可能である。しかし、文書フ
ァイルシステム等においては画面サイズ等に応じて任意
の倍率で拡大・縮小を行う必要が生じるので、上述の特
開昭60−20632号の発明では対応することが出来ない。More specifically, in the invention of the above-mentioned Japanese Patent Laid-Open No. 60-20632, 2 ^P / N times for enlargement and N / 2 ^P times (N
= 1 to 2 ^P -1). However, in a document file system or the like, it is necessary to perform enlargement / reduction at an arbitrary scale according to the screen size, etc., and therefore the invention of Japanese Patent Laid-Open No. 60-20632 cannot handle this.

本発明はこのような事情に鑑みてなされたものであ
り、任意の倍率で拡大・縮小が可能な画像データの拡大
・縮小回路の提供を目的とする。The present invention has been made in view of such circumstances, and an object of the present invention is to provide an image data enlargement / reduction circuit capable of enlargement / reduction at an arbitrary magnification.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、並列データを入力して第１のクロックに同
期して直列データとして出力する並列／直列変換回路
と、該並列／直列変換回路の出力データを第２のクロッ
クのタイミングで順次入力して並列データとして出力す
る直列／並列変換回路と、第１の値と自身の出力である
第２の値とを入力し、第３のクロックに同期して前記第
１の値及び第２の値を加算するＰビット加算回路と、該
加算回路が出力するキャリー信号から第４のクロックを
生成するクロック生成回路と、前記第３のクロック及び
第４のクロックを拡大・縮小に応じて前記並列／直列変
換回路及び直列／並列変換回路へ前記第１及び第２のク
ロックとして選択的に供給するセレクタ回路とを備え、
原画像データをM/N倍またはN/M倍（Ｍ＝１〜2^P,N＝１〜
2^P−1,M＞Ｎ）に拡大・縮小する画像データの拡大・縮
小回路において、前記加算回路がキャリー信号を出力し
ていない場合は前記値Ｎを、前記加算回路がキャリー信
号を出力している場合は値2^P−Ｍ＋Ｎを前記加算回路に
第１の値として入力させる手段を備えたことを特徴とす
る。According to the present invention, a parallel / serial conversion circuit for inputting parallel data and outputting as serial data in synchronization with a first clock, and output data of the parallel / serial conversion circuit are sequentially input at a timing of a second clock. And a serial / parallel conversion circuit for outputting parallel data, and a first value and a second value, which is its own output, are input, and the first value and the second value are synchronized with a third clock. , A P-bit adder circuit for adding a clock, a clock generating circuit for generating a fourth clock from a carry signal output from the adder circuit, and the parallel / parallel circuit according to enlargement / reduction of the third clock and the fourth clock. A serial conversion circuit and a selector circuit selectively supplying the serial / parallel conversion circuit as the first and second clocks,
Original image data is M / N or N / M times (M = 1 to 2 ^P , N = 1 to 1)
2 ^P −1, M> N) In the image data enlargement / reduction circuit for enlarging / reducing, if the adder circuit does not output the carry signal, the value N is output, and the adder circuit outputs the carry signal. In this case, a means for inputting the value 2 ^P -M + N to the adder circuit as the first value is provided.

〔作用〕[Action]

本発明の画像データの拡大・縮小回路では、Ｐビット
加算回路を使用する場合、最小縮小率1/2^P倍から最大拡
大率2^P倍までの間の任意の倍率で画像データを拡大・縮
小することが可能である。In scaling circuit of the image data of the present invention, scale the image data at an arbitrary magnification between when using the P-bit adder circuit, to a maximum magnification 2 ^P times the minimum reduction ratio 1/2 ^P times It is possible to

〔発明の実施例〕Example of Invention

以下、本発明をその実施例を示す図面に基づいて詳述
する。Hereinafter, the present invention will be described in detail with reference to the drawings showing an embodiment thereof.

第１図は本発明に係る画像データの拡大・縮小回路の
構成を示すブロック図である。FIG. 1 is a block diagram showing the arrangement of an image data enlargement / reduction circuit according to the present invention.

図中１は並列／直列変換回路（以下P/S回路）であ
る。このP/S回路１は、たとえば図示しない画像メモリ
等から出力されるｋビット画像データが入力され、この
ｋビットの並列入力を後述するセレクタ11のＳ端子から
出力されるP/Sクロックの立下がりで順次１ビットずつ
直列データとして後述するS/P回路３へ出力する。In the figure, 1 is a parallel / serial conversion circuit (hereinafter referred to as P / S circuit). The P / S circuit 1 receives k-bit image data output from, for example, an image memory (not shown), and inputs this k-bit parallel input to a P / S clock rising edge output from an S terminal of a selector 11 described later. It is sequentially output to the S / P circuit 3, which will be described later, one bit at a time as serial data.

２はカウンタであり、上述のセレクタ11のＳ端子から
出力されるP/Sクロックを計数することにより、P/S回路
１から出力されるビット数を計数してP/S回路１へのデ
ータの入力を制御する。Reference numeral 2 is a counter, which counts the number of bits output from the P / S circuit 1 by counting the P / S clock output from the S terminal of the selector 11 described above, and outputs the data to the P / S circuit 1. Control the input of.

３は直列／並列変換回路（以下S/P回路）である。こ
のS/P回路３には上述のP/S回路１が出力する直列データ
及びセレクタ11のＤ端子から出力されるS/Pクロックが
インバータ21により反転された上で与えられている。そ
して、S/P回路３は、P/S回路１が出力した直列データを
セレクタ11のＤ端子から出力されるS/Pクロックの立上
がりで順次１ビットずつ入力し、これらのデータをｌビ
ットの並列データとしてたとえば図示しない画像メモリ
等へ出力する。Reference numeral 3 is a serial / parallel conversion circuit (hereinafter referred to as S / P circuit). The serial data output from the P / S circuit 1 and the S / P clock output from the D terminal of the selector 11 are applied to the S / P circuit 3 after being inverted by the inverter 21. Then, the S / P circuit 3 sequentially inputs the serial data output by the P / S circuit 1 bit by bit at the rising edge of the S / P clock output from the D terminal of the selector 11, and outputs these data by 1 bit. The parallel data is output to, for example, an image memory (not shown).

４はカウンタであり、上述のセレクタ11のＤ端子から
出力されるS/Pクロックを計数することにより、S/P回路
３へP/S回路１から入力されるビット数を計数してS/P回
路３からのデータの出力を制御する。Reference numeral 4 denotes a counter, which counts the number of bits input from the P / S circuit 1 to the S / P circuit 3 by counting the S / P clock output from the D terminal of the selector 11 described above. It controls the output of data from the P circuit 3.

５はＰビット加算器であり、ラッチ６からのＰビット
の入力データＡ及びラッチ７からのＰビットの入力デー
タＢを加算してＰビットの加算結果データＳ及びキャリ
ー信号CYを出力する。A P-bit adder 5 adds P-bit input data A from the latch 6 and P-bit input data B from the latch 7 and outputs P-bit addition result data S and a carry signal CY.

上述のラッチ６及びラッチ７は共に基本クロックに同
期して動作し、ラッチ６はマルチプレクサ10の出力をラ
ッチし、ラッチ７はＰビット加算器５の出力Ｓをラッチ
する。Both the above-mentioned latch 6 and latch 7 operate in synchronization with the basic clock, the latch 6 latches the output of the multiplexer 10, and the latch 7 latches the output S of the P-bit adder 5.

マルチプレクサ10には二つのレジスタ8,9の出力が与
えられている。Ｐビット加算器５からキャリー信号CYが
出力されていない場合は、マルチプレクサ10はレジスタ
８のデータを、Ｐビット加算器５からキャリー信号CYが
出力されている場合は、マルチプレクサ10はレジスタ９
のデータをそれぞれ選択してラッチ６にラッチさせる。The multiplexer 10 is provided with the outputs of two registers 8 and 9. When the carry signal CY is not output from the P-bit adder 5, the multiplexer 10 outputs the data in the register 8, and when the carry signal CY is output from the P-bit adder 5, the multiplexer 10 is in the register 9
Data is selected and latched by the latch 6.

両レジスタ8,9に設定される値は以下の如く決定され
る。即ち、たとえば画像データをN/M倍に拡大・縮小す
る場合には、数値Ｎをレジスタ８に、数値Ｘ＋Ｎ（＝2^P
−Ｍ＋Ｎ）をレジスタ９にそれぞれ設定する。The values set in both registers 8 and 9 are determined as follows. That is, for example, when enlarging or reducing the image data by N / M times, the numerical value N is stored in the register 8 and the numerical value X + N (= 2 ^P
-M + N) is set in the register 9 respectively.

11はセレクタであり、拡大・縮小のいずれかに応じて
基準クロックCLKBとＰビット加算器５からのキャリー信
号CYを基準クロックCLKBで切出したクロックCLKCとを、
P/S回路１及びS/P回路３に振り分ける。具体的には、画
像データの縮小に際しては、基準クロックCLKBをＳ端子
へ出力してP/S回路１に与えると共にクロックCLKCをＤ
端子へ出力してS/P回路３に与える。また逆に画像デー
タの拡大に際しては、基準クロックCLKBをＤ端子へ出力
してS/P回路３に与えると共にクロックCLKCをＳ端子へ
出力してP/S回路１に与える。Reference numeral 11 denotes a selector, which selects the reference clock CLKB and the clock CLKC obtained by cutting out the carry signal CY from the P-bit adder 5 with the reference clock CLKB according to either enlargement or reduction.
Allocate to the P / S circuit 1 and the S / P circuit 3. Specifically, when reducing the image data, the reference clock CLKB is output to the S terminal and given to the P / S circuit 1, and the clock CLKC is set to D.
It is output to the terminal and given to the S / P circuit 3. On the contrary, when the image data is enlarged, the reference clock CLKB is output to the D terminal and given to the S / P circuit 3, and the clock CLKC is output to the S terminal and given to the P / S circuit 1.

次に、上述の本発明回路の動作について、まず2/3倍
に縮小する場合について説明する。Next, the operation of the above-described circuit of the present invention will be described in the case where the size is reduced by 2/3.

2/3倍であるので、Ｍ＝3,N＝２である。Ｐビット加算
器５のビット数Ｐが４ビット（Ｐ＝４）であるとする
と、 Ｘ＋Ｎ＝2^P−Ｍ＋Ｎ ＝2⁴−３＋２ ＝15 である。Since it is 2/3 times, M = 3 and N = 2. If the number of bits P of the P bit adder 5 is assumed to be 4 bits (P = 4), an ^{X + N = 2 P -M +} N = 2 4 -3 + 2 = 15.

従って、レジスタ８には数値２を、レジスタ９には数
値15を設定する。Therefore, the numerical value 2 is set in the register 8 and the numerical value 15 is set in the register 9.

第２図は基準クロックCLKBのサイクル数とそれぞれの
サイクルにおけるＰビット加算器５の入出力の関係を示
す表である。なお基準クロックCLKBの第１サイクルで
は、Ｐビット加算器５の入力Ａは15に、入力Ｂは０にそ
れぞれなるように構成されている。FIG. 2 is a table showing the relationship between the number of cycles of the reference clock CLKB and the input / output of the P-bit adder 5 in each cycle. In the first cycle of the reference clock CLKB, the input A of the P-bit adder 5 is 15 and the input B is 0.

基準クロックCLKBの第１サイクルでは、入力Ａ＝15,
入力Ｂ＝０であるから、Ｐビット加算器５の出力Ｓ（Ａ
＋Ｂ）は15になる。しかしこの場合桁上げは発生しない
ので、キャリー信号CYは“0"である。In the first cycle of the reference clock CLKB, input A = 15,
Since the input B = 0, the output S (A
+ B) becomes 15. However, in this case, carry is not generated, so carry signal CY is "0".

第２サイクルでは、第１サイクルでキャリー信号CY＝
“0"であるため、Ｐビット加算器５の入力Ａとしてマル
チプレクサ10はレジスタ８を選択し、入力ＢはＰビット
加算器５の出力である。従って、入力Ａ＝2,入力Ｂ＝15
となるので、Ｐビット加算器５の加算結果は17となる。
このため、Ｐビット加算器５の出力Ｓは１となり、キャ
リー信号CYは“1"になる。In the second cycle, carry signal CY = in the first cycle
Since it is "0", the multiplexer 10 selects the register 8 as the input A of the P-bit adder 5, and the input B is the output of the P-bit adder 5. Therefore, input A = 2, input B = 15
Therefore, the addition result of the P-bit adder 5 is 17.
Therefore, the output S of the P-bit adder 5 becomes 1 and the carry signal CY becomes "1".

第３サイクルでは、第２サイクルでキャリー信号CY＝
“1"であるため、Ｐビット加算器５の入力Ａとしてマル
チプレクサ10はレジスタ９を選択し、入力ＢはＰビット
加算器５の出力である。従って、入力Ａ＝15,入力Ｂ＝
１となるので、Ｐビット加算器５の加算結果は16とな
る。このため、Ｐビット加算器５の出力Ｓは０となりキ
ャリー信号CYは“1"になる。In the third cycle, carry signal CY = in the second cycle
Since it is "1", the multiplexer 10 selects the register 9 as the input A of the P-bit adder 5, and the input B is the output of the P-bit adder 5. Therefore, input A = 15, input B =
Since it is 1, the addition result of the P-bit adder 5 is 16. Therefore, the output S of the P-bit adder 5 becomes 0 and the carry signal CY becomes "1".

以下、同様にして第２図の表に示されている如く動作
する。Thereafter, similarly, the operation is performed as shown in the table of FIG.

第３図は上述の画像データを2/3倍に縮小する場合の
タイミングチャートである。FIG. 3 is a timing chart when the above-mentioned image data is reduced to 2/3 times.

画像データの縮小に際しては、セレクタ11は基準クロ
ックCLKBをＳ端子から出力してP/SクロックCLKP/Sとし
てP/S回路１に、クロックCLKCをＤ端子から出力してS/P
クロックCLKS/Pとしてインバータ21で反転した上でS/P
回路３に与えている。When reducing the image data, the selector 11 outputs the reference clock CLKB from the S terminal to output the P / S clock CLKP / S to the P / S circuit 1 and the clock CLKC from the D terminal to output the S / P.
Inverted by inverter 21 as clock CLK S / P and then S / P
It is given to the circuit 3.

第３図から明らかなように、画像データの縮小に際し
ては、セレクタ11からP/S回路１へは基準クロックCLKB
と同数のP/SクロックCLKP/Sが与えれる。従って、P/S回
路１は入力された並列データの総てをP/SクロックCLKP/
Sに対応して順次S/P回路３へ出力している。As is apparent from FIG. 3, when the image data is reduced, the reference clock CLKB is sent from the selector 11 to the P / S circuit 1.
The same number of P / S clocks, CLKP / S, are given. Therefore, the P / S circuit 1 outputs all the input parallel data to the P / S clock CLKP /
The signals are sequentially output to the S / P circuit 3 in correspondence with S.

一方、セレクタ11からS/P回路３へは基準クロックCLK
Bの３クロックの間に２クロックのS/PクロックCLKS/Pが
与えれる。従って、S/P回路３はP/S回路１から順次入力
される直列データの３ビットの内の２ビットをS/Pクロ
ックCLKS/Pに対応して並列データに変換出力する。On the other hand, the reference clock CLK is sent from the selector 11 to the S / P circuit 3.
The S / P clock CLKS / P of 2 clocks is given during the 3 clocks of B. Therefore, the S / P circuit 3 converts and outputs 2 bits of 3 bits of the serial data sequentially input from the P / S circuit 1 into parallel data corresponding to the S / P clock CLKS / P.

即ち、画像データの縮小に際しては、P/S回路１へ入
力された並列データがP/S回路１から直列データとして
第３図に0,1,2…にて示されている如く出力され、その
３ビットの内の２ビットがS/P回路３へ０′,1′,2′…
にて示されている如く入力される。この場合、S/P回路
３へ入力されるビット０′はP/S回路１から出力された
ビット０が、同様に１′は２が、以下２′は４が、３′
は５が…というようになり、これらのデータ０′,1′,
2′…がS/P回路３から並列データとして出力される。従
って、S/P回路３から出力される画像データはP/S回路１
へ入力された画像データの2/3倍に縮小されることにな
る。That is, when the image data is reduced, the parallel data input to the P / S circuit 1 is output from the P / S circuit 1 as serial data as indicated by 0, 1, 2 ... In FIG. Of the 3 bits, 2 bits are sent to the S / P circuit 3 as 0 ', 1', 2 '...
Input as shown in. In this case, the bit 0'input to the S / P circuit 3 is the bit 0 output from the P / S circuit 1, similarly 1'is 2 and below 2'is 4 but 3 '.
Is 5 and so on, and these data 0 ', 1',
2 '... Is output from the S / P circuit 3 as parallel data. Therefore, the image data output from the S / P circuit 3 is the P / S circuit 1
The image data input to will be reduced to 2/3 times.

第４図は逆に画像データを3/2倍に拡大する場合のタ
イミングチャートである。FIG. 4 is a timing chart when the image data is enlarged to 3/2 times.

画像データの拡大に際しては、セレクタ11は基準クロ
ックCLKBをＤ端子から出力してS/PクロックCLKS/Pとし
てインバータ21で反転した上でS/P回路３に、クロックC
CLKをＳ端子から出力してP/SクロックCLKP/SとしてP/S
回路１に与えている。When enlarging the image data, the selector 11 outputs the reference clock CLKB from the D terminal and inverts it as the S / P clock CLKS / P by the inverter 21 and then supplies the clock C to the S / P circuit 3.
CLK is output from S terminal and P / S is used as P / S clock CLKP / S.
It is given to the circuit 1.

第４図から明らかなように、画像データの拡大に際し
ては、セレクタ11からP/S回路１へは基準クロックCLKB
の３クロックの間に２クロックのP/SクロックCLKP/Sが
与えれる。従って、P/S回路１は入力される並列データ
の３ビットの内の２ビットをP/SクロックCLKP/Sに対応
して１ビットずつS/P回路３へ出力する。As is apparent from FIG. 4, when the image data is expanded, the reference clock CLKB is sent from the selector 11 to the P / S circuit 1.
The P / S clock CLKP / S of 2 clocks is given during the 3 clocks of. Therefore, the P / S circuit 1 outputs 2 bits out of 3 bits of the input parallel data to the S / P circuit 3 bit by bit corresponding to the P / S clock CLKP / S.

一方、セレクタ11からS/P回路３へは基準クロックCLK
Bと同数のS/PクロックCLKS/Pがインバータ22により逆転
された上で与えられる。従って、S/P回路３はP/S回路１
から出力された直列データの総てをS/PクロックCLKS/P
に対応して順次入力し、並列データとして出力する。On the other hand, the reference clock CLK is sent from the selector 11 to the S / P circuit 3.
The same number of S / P clocks CLKS / P as B are inverted and given by the inverter 22. Therefore, the S / P circuit 3 is the P / S circuit 1
All serial data output from S / P clock CLKS / P
Are input sequentially and output as parallel data.

即ち、画像データの拡大に際しては、P/S回路１へ入
力された並列データはその３ビットの内の２ビットがP/
S回路１から直列データとして第４図に0,1,2…にて示さ
れている如く出力され、S/P回路３へは基準クロックCLK
Bに同期してビット０′,1′,2′…にて示されている如
く入力される。この際、S/P回路３へ入力されるビット
０′はP/S回路１から出力されたビット“0"が、同様に
１′は０が、２′は１が、３′は２がというようにな
り、これらのデータがS/P回路３から並列データとして
出力される。従って、S/P回路３から出力される画像デ
ータはP/S回路１へ入力された画像データの3/2倍に拡大
されることになる。That is, when expanding the image data, the parallel data input to the P / S circuit 1 has 2 bits out of 3 bits of P / S.
The serial data is output from the S circuit 1 as shown by 0, 1, 2 ... in FIG. 4, and the reference clock CLK is output to the S / P circuit 3.
It is input in synchronization with B as shown by bits 0 ', 1', 2 '... At this time, the bit 0'input to the S / P circuit 3 is the bit "0" output from the P / S circuit 1, similarly 1'is 0, 2'is 1 and 3'is 2 Then, these data are output from the S / P circuit 3 as parallel data. Therefore, the image data output from the S / P circuit 3 is enlarged to 3/2 times the image data input to the P / S circuit 1.

〔発明の効果〕〔The invention's effect〕

以上に詳述した如く、本発明の画像データの拡大・縮
小回路によれば、任意の倍率で拡大・縮小が可能であ
り、また高速処理が可能である。更に、加算回路のビッ
ト数を多くすることにより処理精度を向上させることが
容易に可能である。As described in detail above, according to the image data enlargement / reduction circuit of the present invention, enlargement / reduction can be performed at any magnification and high-speed processing is possible. Furthermore, it is possible to easily improve the processing accuracy by increasing the number of bits of the adder circuit.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の画像データの拡大・縮小回路の構成を
示すブロック図、第２図はその2/3倍縮小または3/2倍拡
大のサイクルの加算回路の入力データ及び出力での遷移
表、第３図は2/3倍縮小の際のタイミングチャート、第
４図は3/2倍拡大の際のタイミングチャートである。 １……並列／直列変換（P/S）回路、３……直列／並列
変換（S/P）回路、５……Ｐビット加算器、６……ラッ
チ、７……ラッチ、８……レジスタ、９……レジスタ、
10……マルチプレクサ、11……セレクタFIG. 1 is a block diagram showing the configuration of an image data enlargement / reduction circuit of the present invention, and FIG. 2 is a transition in the input data and output of the adder circuit in the cycle of 2/3 times reduction or 3/2 times enlargement. A table, FIG. 3 is a timing chart at the time of 2/3 times reduction, and FIG. 4 is a timing chart at the time of 3/2 times enlargement. 1 ... Parallel / serial conversion (P / S) circuit, 3 ... Serial / parallel conversion (S / P) circuit, 5 ... P-bit adder, 6 ... Latch, 7 ... Latch, 8 ... Register , 9 …… Register,
10 …… Multiplexer, 11 …… Selector

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】並列データを入力して第１のクロックに同
期して直列データとして出力する並列／直列変換回路
と、 該並列／直列変換回路の出力データを第２のクロックの
タイミングで順次入力して並列データとして出力する直
列／並列変換回路と、 第１の値と自身の出力である第２の値とを入力し、第３
のクロックに同期して前記第１の値及び第２の値を加算
するＰビット加算回路と、 該加算回路が出力するキャリー信号から第４のクロック
を生成するクロック生成回路と、 前記第３のクロック及び第４のクロックを拡大・縮小に
応じて前記並列／直列変換回路及び直列／並列変換回路
へ前記第１及び第２のクロックとして選択的に供給する
セレクタ回路とを備え、 原画像データをM/N倍またはN/M倍（Ｍ＝１〜2^P,N＝１〜
2^P−1,M＞Ｎ）に拡大・縮小する画像データの拡大・縮
小回路において、 前記加算回路がキャリー信号を出力していない場合は前
記値Ｎを、前記加算回路がキャリー信号を出力している
場合は値2^P−Ｍ＋Ｎを前記加算回路に第１の値として入
力させる手段を備えたことを特徴とする画像データの拡
大・縮小回路。1. A parallel / serial conversion circuit for inputting parallel data and outputting as serial data in synchronization with a first clock, and output data of the parallel / serial conversion circuit are sequentially input at a timing of a second clock. And a serial / parallel conversion circuit for outputting as parallel data, a first value and a second value which is its own output are input, and a third value is input.
A P-bit adder circuit that adds the first value and the second value in synchronization with the clock, a clock generator circuit that generates a fourth clock from a carry signal output from the adder circuit, And a selector circuit for selectively supplying a clock and a fourth clock to the parallel / serial conversion circuit and the serial / parallel conversion circuit as the first and second clocks in accordance with enlargement / reduction, M / N times or N / M times (M = 1 to 2 ^P , N = 1 to 1
2 ^P −1, M> N), the image data enlargement / reduction circuit outputs the value N when the adder circuit does not output a carry signal, and the adder circuit outputs a carry signal. In this case, the image data enlarging / reducing circuit is provided with means for inputting the value 2 ^P -M + N to the adding circuit as the first value.