JPH02150961A - 並列ベクトル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ベクトル演算を並列忙高速実行する並列ベク
トル演算装置に関する。

従来の技術 第３図は、従来の並列ベクトル演算装置の構成を示して
いる。

第３図において、１，１ｌｔｊ：それぞれ、クロックを
発生するクロック発生器＜　ＣＧＩ　、ＣＧ２　）、２
．３けそれぞれ、クロック発生器１がらのクロックによ
りメモリ（Ｍｌ、Ｍ２）４．５のアドレスを発生するア
ドレス発生器（ＡＧＩ　、ＡＧ２）、１２．１３はそれ
ぞれ、クロック発生器１１からのクロックによりメモリ
（Ｍ４　、Ｍ３）１４．１５のアドレスな発生するアド
レス発生器（ＡＧ３．ＡＧ４）である。

メモリ４のデータは、アドレス発生器２のアドレスと読
み出し信号Ｒ１によりデータバス６に読み出され、メモ
リ５のデータは、アドレス発生器３のアドレスと読み出
し信号ａｔによりデータバス７に読み出され、メモリ１
４のデータは、アドレス発生器１４のアドレスと読み出
し信号Ｒ２によりデータバス１６に読み出されるととも
に、アドレス発生器１４のアドレスと書き込み信号Ｗ２
によりデータバス１６から書き込まれ、メモリ１５のデ
ータは、アドレス発生器１３のアドレスと読み出し信号
Ｒ２によりデータバス１７に読み出される。

８は、データバス６．７からのデータを乗算する乗算器
（ＭＰＹＩ）、９ば、乗算器８からの乗算結果と、レジ
スタ（几１）１０に格納されたデータを加算し、レジス
タ１０に書き込む演算ユニット（ＡＬＵＩ）、１８は、
データバス１６．１７からのデータを乗算する乗算器（
ＭＰＹ２）、１９は、乗算器１８からの乗算結果と、レ
ジスタ（Ｒ２）２０に格納されたデータを加算し、レジ
スタ２０に書き込む演算装置（ＡＬＵ２）であり、レジ
スタ２０に格納されたデータは書き込み信号Ｗ２により
データバス１６に出力される。

次に、上記従来例の動作を、共通の入力ベクトルｂｘを
用いた次式（１）　、　（２）を実行する場合について
説明する。

ｂｉ＝Ｊ　　−ｘｉ；ｉ＝１　、−・−，４・（２）こ
の場合、メモリ４は入力ベクトルａｌを保存し、メモリ
５．１５Ｈ人カベクトルｘｉを保存し、メモリ１４は入
力ベクトルｂｉを保存している。

尚、後述するように、式（１）Ｕ、１つの命令で実行す
る演算を４回繰り返して行われ、式（２）は、２つの命
令で実行する演算を４回繰り返して行われる。

先ず、アドレス発生器２は、クロック発生器１からの１
クロツク毎に、入力ベクトルａ１．ａ２゜ａ３．ａ４が
保存されているメモリ４のアドレスを順次発生するとと
もに、アドレス発生器３は、クロック発生器１からの１
クロツク毎に、入力ベクトルｘＩ　Ｔ　ｘ２　＋　ｘ３
　Ｈｘ４が保存されているメモリ５のアドレスを順次発
生する。

クロック発生器１からの最初のクロックにおいて、メモ
リ４，５からそれぞれ入力ベクトルａｌ。

ｘｌが読み出されると、乗算器８はこの入力ベクトルａ
ｌ、ｘ１を乗算し、演算ユニット９はこの乗算結果ａｌ
−Ｘｌと、レジスタ１０に格納されたデータ「０」を加
算し、加算結果をレジスタ１０に格納する。

したがって、上記処理を繰り返すと、４クロツク後には
、式（１）のｙがレジスタ１０に格納される。

他方、アドレス発生器１３は、クロック発生器１１から
１クロツク毎に、入力ベクトルｘ１　＋　ｘ２　ｒＸ３
　ｒ　ｘ４が保存されているメモリ１５の同一のアドレ
スを順次２回づつ繰り返して発生し、アドレス発生器１
４は、クロック発生器１１からのｌクロック毎に、入力
ベクトルｂｌ　Ｈｂ２　Ｈｂ３　＋　ｂ４が保存されて
いるメモリ１４の同一のアドレスを順次２回づつ繰り返
して発生する。このアドレス発生器１２が繰り返して発
生するアドレスの最初のアドレスは、メモリ１４の読み
出し用のアドレスであり、第２のアドレスは、メモリ１
４の書き込み用のアドレスである。

クロック発生器１１からの最初のクロックにおいて、メ
モリ１５．１４からそれぞれ入力ベクトルＸｉ、ｂ１が
読み出されると、乗算器１８はこの入力ベクトルｘ１　
＋　ｂｌを乗算し、演算ユニット１９は、この乗算結果
Ｘ１−ｂｌをレジスタ２０に格納されたデータ「０」を
加算し、加算結果をレジスタ２０尾格納する。

次いで、次のクロックにおいて、レジスタ２０に格納さ
れた乗算結果ｘｌ−ｂｌは、入力ベクトルｂｌが保存さ
れたメモリ１４のエリアに保存される。

したがって、上記処理を４回繰り返すと、８クロツク後
には、式（２）のｂｌがレジスタ２０に格納され、式（
１）と式（２）を並列に処理することができる。

発明が解決しようとする課題 しかしながら、上記従来の並列ベクトル演算装置では、
式（１）と式（２）のように、ベクトル演算の速度が異
なる場合には、メモリ４，５とメモリ１５゜１４の読み
出しタイミングが各演算処理において一致しないので、
同一の入力ベクトルｘｉにより並列演算する場合におい
てもそれぞれのメモリ５゜１５ｆ＆−用いなければなら
ず、メモリの数が多くなるという問題点がある。

本発明は上記従来の問題点に鑑み、それぞれ演算順序が
異なる場合にも演算結果に影響を与えない第１のベクト
ル演算式と第２のベクトル演算式の共通の入力ベクトル
を共通のメモリを用いて並列演算することができる並列
ベクトル演算装置を提供することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、第１．第２のベク
トル演算式の共通の入力ベクトルを第１のメモリに記憶
するとともに、第１．第２のベクトル演算式の他方の入
力ベクトルをそれぞれ第２゜第３″のメモリに記憶し、
第１のベクトル演算式の入力ベクトルが対応するように
、第１．第２のメモリに記憶これた入力ベクトルを巡回
して読み出し、この読み出される共通の入力ベクトルと
対応するように、第３のメモリに記憶された入力ベクト
ルを巡回して読み出すようにしたものである。

作　　　　用 本発明は上記構成により、第１．第２のベクトル演算式
の入力ベクトルがそれぞれ対応するように、第１．第２
．第３のメモリに記憶された入力ベクトルを巡回して読
み出すので、演算順序が異なる場合にも演算結果に影響
を与えない第１のベクトル演算式と第２のベクトル演算
式を並列に演算することができ、したがって、第１のベ
クトル演算式と第２のベクトル演算式の共通の入力ベク
トルを共通のメモリを用いて並列演算することができる
。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
（ａｌは、本発明に係る並列ベクトル演算装置の一実施
例を示すブロック図、第１図山）は、並列ベクトル演算
装置の制御信号を示す説明図、第２図は、第１図の並列
ベクトル演算装置の動作説明図である。

第１図において、３１は、第２図に示すようなりロック
ＣＫを発生するクロック発生器（ＣＧ）、３２ａ、３２
ｂ、３２ｃはそれぞれ、りＯｙり発生器３１からのクロ
ックＣＫにより、後述するようにメモリ（Ｍｌ、Ｍ２．
Ｍ３）３３ａ、３３ｂ、３３ｃの巡回アドレスを発生す
るアドレス発生器（ＡＧＩ、ＡＧ２゜ＡＧ３）である。

メモ１Ｊ３３ａ、３３ｂのデータはそれぞれ、アドレス
発生器３２ａ、３２ｂの巡回アドレスと読み出し信号Ｒ
によりデータバス３４ａ、３４ｂに読み出され、　メモ
リ３３Ｃのデータは、後述するように、アドレス発生器
３２Ｃの読み出し用巡回アドレスと読み出し信号几０に
よりデータバス３４Ｇに読み出され、アドレス発生器３
２Ｃの書き込み用巡回アドレスと書き込み信号Ｗｏによ
りデータバス３４ｃから書き込まれる。

３５ａは、読み出し信号Ｒによりデータバス３４ａ。

３４ｂからのデータを乗算する乗算器（ＭＰＹＩ）、３
６ａは、読み出し信号几により乗算器３５ａからの乗算
結果と、レジスタ（Ｒ，１）３７ａに格納感れたデータ
を加算し、　レジスタ３７ａに書き込む演算ユニット（
ＡＬＵＩ）、　３５ｂは、読み出し信号Ｒ，ｏによりデ
ータバス３４ｂ、３４ｃからのデータを乗算する乗算器
（ＭＰＹ２）、　３６ｂは、読み出し信号几０により乗
算器３５ｂからの乗算結果と、レジスタ（Ｒ２）３７ｂ
に格納されたデータを加算してレジスタ３７ｂに書き込
む演算ユニット（ＡＬＵ２）であり、　レジスタ３７ｂ
Ｖｃ書き込まれたデータは書き込み信号Ｗｏによりメモ
リ３３ｃに書き込まれる。

尚、第１図（ｂ）に示すように、この読み出し信号Ｒ，
Ｒｏと書き込み信号ＷＯ等は、不図示のコントローラか
ら出力される。

次に、上記実施例の動作を従来例と同様な式（１）。

（２）を実行する場合について説明する。

この場合、メモリ３３ａは入力ベクトルａｉを保存し、
メモリ３３ｔｌ：入力ベクトルｘｉを保存し、メモリ３
３ｃＵ入力ベクトルｂｉを保存している。

先ず、アドレス発生器３２ａ　、３２ｂはそれぞれ。

第２図（ｂ）　、　（Ｃ１に示すように、クロック発生
器３１からのクロックＣＫにより、入力ベクトルａｌ＋
ｘＨが保存されたメモリ３３ａ、３３ｂのアドレスを入
力ベクトルａｌ　　ｘｌのアドレスから巡回して発生す
る。

したがって、バス３４ａＶｃｕ人カベクトルａｉが入力
ベクトルａ１から巡回して読み出され、バス３４ｂ１７
１ｔ、入力ベクトルｘ１が入力ベクトルＸ□から巡回し
て読み出される。

他方、アドレス発生器３３ｃは、第２図（ｄｌに示すよ
うに、クロック発生器３１からのクロックＣＫにより、
入力ベクトルｂｉが保存されたメモリ３３Ｃの入力ベク
トルｂ１から始まる読み出し用巡回アドレスと、この巡
回アドレスより１クロツク分遅れた書き込み用巡回アド
レス、すなわち入力ベクトルｂ４から始まる書き込み用
巡回アドレスを同時に発生する。

第２図（Ｃ１のデータＤ２は、乗算器３５ａがバス３４
ｂから取り込むデータであり、この例では、乗算器３５
ａは、このデータＤ２を入力ベクトルＸ４から順次取り
込む。　この場合、乗算器３５８は、入力ベクトルａ４
から順次取り込むことができるので、従来例と同様に、
４クロツク後に式（１）のｙがレジスタ３７ａに格納さ
れる。

他方、第２図（ｄｌのデータＤ３は、乗算器３５ｂがバ
ス３４Ｃから取沙込むデータであり、この例では、乗算
器３５ｂは、このデータＤ３を入力ベクトルＸ３から取
り込む。この場合、乗算器３５ｂは、読み出し信号■ｔ
ｏにより入力ベクトルｂ３を取り込むことができるので
、この入力ベクトルｂ３゜ｘ３を乗算し、演算ユニッ）
　３６ｂは、この乗算結果とレジスタ３７ｂに格納され
たデータ「０」を加算し、加算結果をレジスタ３７ｂに
格納する。

次のクロックでは、アドレス発生器３２Ｃが上記読み出
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ３７ｂに格納された加算結果が書き込み信
号ＷｏＶｃよりメモｌ７３３ｃの入力ベクトルｂ３のエ
リアに書き込まれる。

次のクロックでは、乗算器３５ｂは、アドレス発生器３
２Ｃの読み出し用巡回アドレスと読み出し信号Ｒ６によ
り人力ベクトルｂｔｖ叡り込むことができるので、この
人カベクト・ルｂｌ、ｘＩを乗算し、演算ユニッ）　３
６ｂは、この乗算結果とレジスタ３７ｂに格納されたデ
ータｒＯＪを加算し、加算結果をレジスタ３７ｂに格納
する。

次のクロックでは、アドレス発生器３２Ｃが上記読み出
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ３７ｂに格納された加算結果が書き込み信
号ＷＯによりメモリ３３　Ｃの入力ベクトルｂ１のエリ
アに書き込まれる。

次のクロックでは、演算ユニツ）　３６ｂは、不図示ノ
コントローラにより演算を行わ−Ｊ’（ＮＯＰ）。

その次のクロックにおいて、入力ベクトルｂ４．ｘ４を
乗算し、その次のクロックにおいてその乗算結果がメモ
リ３３Ｃの入力ベクトルｂ４のエリアに書き込まれる０ 同様に、その次のクロックにおいて、入力ベクトルｂ２
．ｘ２を乗算し、その次のクロックにおいてその乗算結
果がメモリ３３Ｃの入力ベクトルｂ２のエリアに書き込
まれる。

したがって、式（２）を実行する場合には、読み出し信
号Ｒｏと書き込み信号Ｗｏと演算停止（ＮＯＰ）をコン
トローラに予めプログラムすることにより９クロツクで
演算することができる。

尚、上記実施例のプログラムによれば、入力ベクトルｂ
Ｉ、ＸＩをどのクロックから演算を開始してもよく、第
２図（ｅｌに示すように、入力ベクトルｂ１　＊　ｘｌ
から始めても同一の演算結果を得ることができる。また
、式（１）を実行する場合えも同様に、どのクロックか
ら演算を開始してもよい。

発明の詳細 な説明したように、本発明は第１．第２のベクトル演算
式の共通の入力ベクトルを第１のメモリに記憶するとと
もに、第１．第２のベクトル演算式の他方の入力ベクト
ルをそれぞれ第２．第３のメモリに記憶し、第１のベク
トル演算式の入力ベクトルがそれぞれ対応するように、
第１１第２のメモリに記憶された入力ベクトルを巡回し
て読み出すとともに、この読み出された共通の入力ベク
トルに対応するように第３のメモリに記憶これた入力ベ
クトルを巡回して読み出すようにしたので、演算順序が
異なる場合にも演算結果に影響を与えない第１のベクト
ル演算式と第２のベクトル演算式を並列に演算すること
ができ、したがって第１のベクトル演算式と第２のベク
トル演算式の共通の入力ベクトルを共通のメモリを用い
て並列演算することができる。

【図面の簡単な説明】

第１図（ａ）は、本発明に係る並列ベクトル演算装置の
一実施例を示すブロック図、第１図（ｂ）は、並列ベク
トル演算装置の制御信号を示す説明図、第２図は、第１
図の並列ベクトル演算装置の動作説明図、第３図は、従
来の並列ベクトル演算装置を示すブロック図である。 ３１・・・り０ツク発生！（ＣＧ）、３２ａ、３２ｂ。 ３２Ｃ・・・アドレス発生器（ＡＧＩ　、ＡＧ２．ＡＧ
３）、３３ａ、３３ｂ、３３ｃ、、、メモリ（Ｍｌ、Ｍ
２．Ｍ３）、３４ａ、３４ｂ、３４ｃ・＝データバス、
３５ａ、３５ｂ・・・乗算器（ＭＰＹｌ　、ＭＰＹ、Ｌ
　）、３６ａ、３６ｂ演算ユニツト（ＡＬＵＩ　、ＡＬ
Ｕ２　）、　３７ａ。 ３７ｂ・・・レジスタ（Ｒ，１，Ｆｔ２）。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図 ３１２図 （ａ）　　ＣＫ （ｂ） Ｉ ）！−７ χ２ χ３ χ＊ χＩ ２：２ χ３ χチ χノ　χ２ ４クロツク ９クロツ７ ２２０ツク ξ

Claims (1)

1. 【特許請求の範囲】 それぞれ演算順序が異なる場合にも演算結果に影響を与
   えない第１のベクトル演算式と第２のベクトル演算式の
   共通の入力ベクトルを記憶するための第１のメモリと、 前記第１、第２のベクトル演算式の他方の入力ベクトル
   をそれぞれ記憶するための第２、第３のメモリと、 前記第１のベクトル演算式の入力ベクトルが対応するよ
   うに、前記第１、第２のメモリに記憶された入力ベクト
   ルを巡回して読み出す第１の読み出し手段と、 前記第１の読み出し手段により読み出される共通の入力
   ベクトルと対応するように、第３のメモリに記憶された
   入力ベクトルを巡回して読み出す第２の読み出し手段と
   、 前記第１のメモリから読み出された入力ベクトルと、前
   記第２のメモリから読み出された入力ベクトルにより前
   記第１のベクトル演算式を演算する回路と、 前記第１のメモリから読み出された入力ベクトルと、前
   記第３のメモリから読み出された入力ベクトルにより前
   記第２のベクトル演算式を演算する回路を有する並列ベ
   クトル演算装置。