JPH02150961A - 並列ベクトル演算装置 - Google Patents
並列ベクトル演算装置Info
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- JPH02150961A JPH02150961A JP30488688A JP30488688A JPH02150961A JP H02150961 A JPH02150961 A JP H02150961A JP 30488688 A JP30488688 A JP 30488688A JP 30488688 A JP30488688 A JP 30488688A JP H02150961 A JPH02150961 A JP H02150961A
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- 239000013598 vector Substances 0.000 title claims abstract description 99
- 230000015654 memory Effects 0.000 claims abstract description 57
- 230000014509 gene expression Effects 0.000 claims description 9
- 125000004122 cyclic group Chemical group 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ベクトル演算を並列忙高速実行する並列ベク
トル演算装置に関する。
トル演算装置に関する。
従来の技術
第3図は、従来の並列ベクトル演算装置の構成を示して
いる。
いる。
第3図において、1,1ltj:それぞれ、クロックを
発生するクロック発生器< CGI 、CG2 )、2
.3けそれぞれ、クロック発生器1がらのクロックによ
りメモリ(Ml、M2)4.5のアドレスを発生するア
ドレス発生器(AGI 、AG2)、12.13はそれ
ぞれ、クロック発生器11からのクロックによりメモリ
(M4 、M3)14.15のアドレスな発生するアド
レス発生器(AG3.AG4)である。
発生するクロック発生器< CGI 、CG2 )、2
.3けそれぞれ、クロック発生器1がらのクロックによ
りメモリ(Ml、M2)4.5のアドレスを発生するア
ドレス発生器(AGI 、AG2)、12.13はそれ
ぞれ、クロック発生器11からのクロックによりメモリ
(M4 、M3)14.15のアドレスな発生するアド
レス発生器(AG3.AG4)である。
メモリ4のデータは、アドレス発生器2のアドレスと読
み出し信号R1によりデータバス6に読み出され、メモ
リ5のデータは、アドレス発生器3のアドレスと読み出
し信号atによりデータバス7に読み出され、メモリ1
4のデータは、アドレス発生器14のアドレスと読み出
し信号R2によりデータバス16に読み出されるととも
に、アドレス発生器14のアドレスと書き込み信号W2
によりデータバス16から書き込まれ、メモリ15のデ
ータは、アドレス発生器13のアドレスと読み出し信号
R2によりデータバス17に読み出される。
み出し信号R1によりデータバス6に読み出され、メモ
リ5のデータは、アドレス発生器3のアドレスと読み出
し信号atによりデータバス7に読み出され、メモリ1
4のデータは、アドレス発生器14のアドレスと読み出
し信号R2によりデータバス16に読み出されるととも
に、アドレス発生器14のアドレスと書き込み信号W2
によりデータバス16から書き込まれ、メモリ15のデ
ータは、アドレス発生器13のアドレスと読み出し信号
R2によりデータバス17に読み出される。
8は、データバス6.7からのデータを乗算する乗算器
(MPYI)、9ば、乗算器8からの乗算結果と、レジ
スタ(几1)10に格納されたデータを加算し、レジス
タ10に書き込む演算ユニット(ALUI)、18は、
データバス16.17からのデータを乗算する乗算器(
MPY2)、19は、乗算器18からの乗算結果と、レ
ジスタ(R2)20に格納されたデータを加算し、レジ
スタ20に書き込む演算装置(ALU2)であり、レジ
スタ20に格納されたデータは書き込み信号W2により
データバス16に出力される。
(MPYI)、9ば、乗算器8からの乗算結果と、レジ
スタ(几1)10に格納されたデータを加算し、レジス
タ10に書き込む演算ユニット(ALUI)、18は、
データバス16.17からのデータを乗算する乗算器(
MPY2)、19は、乗算器18からの乗算結果と、レ
ジスタ(R2)20に格納されたデータを加算し、レジ
スタ20に書き込む演算装置(ALU2)であり、レジ
スタ20に格納されたデータは書き込み信号W2により
データバス16に出力される。
次に、上記従来例の動作を、共通の入力ベクトルbxを
用いた次式(1) 、 (2)を実行する場合について
説明する。
用いた次式(1) 、 (2)を実行する場合について
説明する。
bi=J −xi;i=1 、−・−,4・(2)こ
の場合、メモリ4は入力ベクトルalを保存し、メモリ
5.15H人カベクトルxiを保存し、メモリ14は入
力ベクトルbiを保存している。
の場合、メモリ4は入力ベクトルalを保存し、メモリ
5.15H人カベクトルxiを保存し、メモリ14は入
力ベクトルbiを保存している。
尚、後述するように、式(1)U、1つの命令で実行す
る演算を4回繰り返して行われ、式(2)は、2つの命
令で実行する演算を4回繰り返して行われる。
る演算を4回繰り返して行われ、式(2)は、2つの命
令で実行する演算を4回繰り返して行われる。
先ず、アドレス発生器2は、クロック発生器1からの1
クロツク毎に、入力ベクトルa1.a2゜a3.a4が
保存されているメモリ4のアドレスを順次発生するとと
もに、アドレス発生器3は、クロック発生器1からの1
クロツク毎に、入力ベクトルxI T x2 + x3
Hx4が保存されているメモリ5のアドレスを順次発
生する。
クロツク毎に、入力ベクトルa1.a2゜a3.a4が
保存されているメモリ4のアドレスを順次発生するとと
もに、アドレス発生器3は、クロック発生器1からの1
クロツク毎に、入力ベクトルxI T x2 + x3
Hx4が保存されているメモリ5のアドレスを順次発
生する。
クロック発生器1からの最初のクロックにおいて、メモ
リ4,5からそれぞれ入力ベクトルal。
リ4,5からそれぞれ入力ベクトルal。
xlが読み出されると、乗算器8はこの入力ベクトルa
l、x1を乗算し、演算ユニット9はこの乗算結果al
−Xlと、レジスタ10に格納されたデータ「0」を加
算し、加算結果をレジスタ10に格納する。
l、x1を乗算し、演算ユニット9はこの乗算結果al
−Xlと、レジスタ10に格納されたデータ「0」を加
算し、加算結果をレジスタ10に格納する。
したがって、上記処理を繰り返すと、4クロツク後には
、式(1)のyがレジスタ10に格納される。
、式(1)のyがレジスタ10に格納される。
他方、アドレス発生器13は、クロック発生器11から
1クロツク毎に、入力ベクトルx1 + x2 rX3
r x4が保存されているメモリ15の同一のアドレ
スを順次2回づつ繰り返して発生し、アドレス発生器1
4は、クロック発生器11からのlクロック毎に、入力
ベクトルbl Hb2 Hb3 + b4が保存されて
いるメモリ14の同一のアドレスを順次2回づつ繰り返
して発生する。このアドレス発生器12が繰り返して発
生するアドレスの最初のアドレスは、メモリ14の読み
出し用のアドレスであり、第2のアドレスは、メモリ1
4の書き込み用のアドレスである。
1クロツク毎に、入力ベクトルx1 + x2 rX3
r x4が保存されているメモリ15の同一のアドレ
スを順次2回づつ繰り返して発生し、アドレス発生器1
4は、クロック発生器11からのlクロック毎に、入力
ベクトルbl Hb2 Hb3 + b4が保存されて
いるメモリ14の同一のアドレスを順次2回づつ繰り返
して発生する。このアドレス発生器12が繰り返して発
生するアドレスの最初のアドレスは、メモリ14の読み
出し用のアドレスであり、第2のアドレスは、メモリ1
4の書き込み用のアドレスである。
クロック発生器11からの最初のクロックにおいて、メ
モリ15.14からそれぞれ入力ベクトルXi、b1が
読み出されると、乗算器18はこの入力ベクトルx1
+ blを乗算し、演算ユニット19は、この乗算結果
X1−blをレジスタ20に格納されたデータ「0」を
加算し、加算結果をレジスタ20尾格納する。
モリ15.14からそれぞれ入力ベクトルXi、b1が
読み出されると、乗算器18はこの入力ベクトルx1
+ blを乗算し、演算ユニット19は、この乗算結果
X1−blをレジスタ20に格納されたデータ「0」を
加算し、加算結果をレジスタ20尾格納する。
次いで、次のクロックにおいて、レジスタ20に格納さ
れた乗算結果xl−blは、入力ベクトルblが保存さ
れたメモリ14のエリアに保存される。
れた乗算結果xl−blは、入力ベクトルblが保存さ
れたメモリ14のエリアに保存される。
したがって、上記処理を4回繰り返すと、8クロツク後
には、式(2)のblがレジスタ20に格納され、式(
1)と式(2)を並列に処理することができる。
には、式(2)のblがレジスタ20に格納され、式(
1)と式(2)を並列に処理することができる。
発明が解決しようとする課題
しかしながら、上記従来の並列ベクトル演算装置では、
式(1)と式(2)のように、ベクトル演算の速度が異
なる場合には、メモリ4,5とメモリ15゜14の読み
出しタイミングが各演算処理において一致しないので、
同一の入力ベクトルxiにより並列演算する場合におい
てもそれぞれのメモリ5゜15f&−用いなければなら
ず、メモリの数が多くなるという問題点がある。
式(1)と式(2)のように、ベクトル演算の速度が異
なる場合には、メモリ4,5とメモリ15゜14の読み
出しタイミングが各演算処理において一致しないので、
同一の入力ベクトルxiにより並列演算する場合におい
てもそれぞれのメモリ5゜15f&−用いなければなら
ず、メモリの数が多くなるという問題点がある。
本発明は上記従来の問題点に鑑み、それぞれ演算順序が
異なる場合にも演算結果に影響を与えない第1のベクト
ル演算式と第2のベクトル演算式の共通の入力ベクトル
を共通のメモリを用いて並列演算することができる並列
ベクトル演算装置を提供することを目的とする。
異なる場合にも演算結果に影響を与えない第1のベクト
ル演算式と第2のベクトル演算式の共通の入力ベクトル
を共通のメモリを用いて並列演算することができる並列
ベクトル演算装置を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、第1.第2のベク
トル演算式の共通の入力ベクトルを第1のメモリに記憶
するとともに、第1.第2のベクトル演算式の他方の入
力ベクトルをそれぞれ第2゜第3″のメモリに記憶し、
第1のベクトル演算式の入力ベクトルが対応するように
、第1.第2のメモリに記憶これた入力ベクトルを巡回
して読み出し、この読み出される共通の入力ベクトルと
対応するように、第3のメモリに記憶された入力ベクト
ルを巡回して読み出すようにしたものである。
トル演算式の共通の入力ベクトルを第1のメモリに記憶
するとともに、第1.第2のベクトル演算式の他方の入
力ベクトルをそれぞれ第2゜第3″のメモリに記憶し、
第1のベクトル演算式の入力ベクトルが対応するように
、第1.第2のメモリに記憶これた入力ベクトルを巡回
して読み出し、この読み出される共通の入力ベクトルと
対応するように、第3のメモリに記憶された入力ベクト
ルを巡回して読み出すようにしたものである。
作 用
本発明は上記構成により、第1.第2のベクトル演算式
の入力ベクトルがそれぞれ対応するように、第1.第2
.第3のメモリに記憶された入力ベクトルを巡回して読
み出すので、演算順序が異なる場合にも演算結果に影響
を与えない第1のベクトル演算式と第2のベクトル演算
式を並列に演算することができ、したがって、第1のベ
クトル演算式と第2のベクトル演算式の共通の入力ベク
トルを共通のメモリを用いて並列演算することができる
。
の入力ベクトルがそれぞれ対応するように、第1.第2
.第3のメモリに記憶された入力ベクトルを巡回して読
み出すので、演算順序が異なる場合にも演算結果に影響
を与えない第1のベクトル演算式と第2のベクトル演算
式を並列に演算することができ、したがって、第1のベ
クトル演算式と第2のベクトル演算式の共通の入力ベク
トルを共通のメモリを用いて並列演算することができる
。
実施例
以下、図面を参照して本発明の詳細な説明する。第1図
(alは、本発明に係る並列ベクトル演算装置の一実施
例を示すブロック図、第1図山)は、並列ベクトル演算
装置の制御信号を示す説明図、第2図は、第1図の並列
ベクトル演算装置の動作説明図である。
(alは、本発明に係る並列ベクトル演算装置の一実施
例を示すブロック図、第1図山)は、並列ベクトル演算
装置の制御信号を示す説明図、第2図は、第1図の並列
ベクトル演算装置の動作説明図である。
第1図において、31は、第2図に示すようなりロック
CKを発生するクロック発生器(CG)、32a、32
b、32cはそれぞれ、りOyり発生器31からのクロ
ックCKにより、後述するようにメモリ(Ml、M2.
M3)33a、33b、33cの巡回アドレスを発生す
るアドレス発生器(AGI、AG2゜AG3)である。
CKを発生するクロック発生器(CG)、32a、32
b、32cはそれぞれ、りOyり発生器31からのクロ
ックCKにより、後述するようにメモリ(Ml、M2.
M3)33a、33b、33cの巡回アドレスを発生す
るアドレス発生器(AGI、AG2゜AG3)である。
メモ1J33a、33bのデータはそれぞれ、アドレス
発生器32a、32bの巡回アドレスと読み出し信号R
によりデータバス34a、34bに読み出され、 メモ
リ33Cのデータは、後述するように、アドレス発生器
32Cの読み出し用巡回アドレスと読み出し信号几0に
よりデータバス34Gに読み出され、アドレス発生器3
2Cの書き込み用巡回アドレスと書き込み信号Woによ
りデータバス34cから書き込まれる。
発生器32a、32bの巡回アドレスと読み出し信号R
によりデータバス34a、34bに読み出され、 メモ
リ33Cのデータは、後述するように、アドレス発生器
32Cの読み出し用巡回アドレスと読み出し信号几0に
よりデータバス34Gに読み出され、アドレス発生器3
2Cの書き込み用巡回アドレスと書き込み信号Woによ
りデータバス34cから書き込まれる。
35aは、読み出し信号Rによりデータバス34a。
34bからのデータを乗算する乗算器(MPYI)、3
6aは、読み出し信号几により乗算器35aからの乗算
結果と、レジスタ(R,1)37aに格納感れたデータ
を加算し、 レジスタ37aに書き込む演算ユニット(
ALUI)、 35bは、読み出し信号R,oによりデ
ータバス34b、34cからのデータを乗算する乗算器
(MPY2)、 36bは、読み出し信号几0により乗
算器35bからの乗算結果と、レジスタ(R2)37b
に格納されたデータを加算してレジスタ37bに書き込
む演算ユニット(ALU2)であり、 レジスタ37b
Vc書き込まれたデータは書き込み信号Woによりメモ
リ33cに書き込まれる。
6aは、読み出し信号几により乗算器35aからの乗算
結果と、レジスタ(R,1)37aに格納感れたデータ
を加算し、 レジスタ37aに書き込む演算ユニット(
ALUI)、 35bは、読み出し信号R,oによりデ
ータバス34b、34cからのデータを乗算する乗算器
(MPY2)、 36bは、読み出し信号几0により乗
算器35bからの乗算結果と、レジスタ(R2)37b
に格納されたデータを加算してレジスタ37bに書き込
む演算ユニット(ALU2)であり、 レジスタ37b
Vc書き込まれたデータは書き込み信号Woによりメモ
リ33cに書き込まれる。
尚、第1図(b)に示すように、この読み出し信号R,
Roと書き込み信号WO等は、不図示のコントローラか
ら出力される。
Roと書き込み信号WO等は、不図示のコントローラか
ら出力される。
次に、上記実施例の動作を従来例と同様な式(1)。
(2)を実行する場合について説明する。
この場合、メモリ33aは入力ベクトルaiを保存し、
メモリ33tl:入力ベクトルxiを保存し、メモリ3
3cU入力ベクトルbiを保存している。
メモリ33tl:入力ベクトルxiを保存し、メモリ3
3cU入力ベクトルbiを保存している。
先ず、アドレス発生器32a 、32bはそれぞれ。
第2図(b) 、 (C1に示すように、クロック発生
器31からのクロックCKにより、入力ベクトルal+
xHが保存されたメモリ33a、33bのアドレスを入
力ベクトルal xlのアドレスから巡回して発生す
る。
器31からのクロックCKにより、入力ベクトルal+
xHが保存されたメモリ33a、33bのアドレスを入
力ベクトルal xlのアドレスから巡回して発生す
る。
したがって、バス34aVcu人カベクトルaiが入力
ベクトルa1から巡回して読み出され、バス34b17
1t、入力ベクトルx1が入力ベクトルX□から巡回し
て読み出される。
ベクトルa1から巡回して読み出され、バス34b17
1t、入力ベクトルx1が入力ベクトルX□から巡回し
て読み出される。
他方、アドレス発生器33cは、第2図(dlに示すよ
うに、クロック発生器31からのクロックCKにより、
入力ベクトルbiが保存されたメモリ33Cの入力ベク
トルb1から始まる読み出し用巡回アドレスと、この巡
回アドレスより1クロツク分遅れた書き込み用巡回アド
レス、すなわち入力ベクトルb4から始まる書き込み用
巡回アドレスを同時に発生する。
うに、クロック発生器31からのクロックCKにより、
入力ベクトルbiが保存されたメモリ33Cの入力ベク
トルb1から始まる読み出し用巡回アドレスと、この巡
回アドレスより1クロツク分遅れた書き込み用巡回アド
レス、すなわち入力ベクトルb4から始まる書き込み用
巡回アドレスを同時に発生する。
第2図(C1のデータD2は、乗算器35aがバス34
bから取り込むデータであり、この例では、乗算器35
aは、このデータD2を入力ベクトルX4から順次取り
込む。 この場合、乗算器358は、入力ベクトルa4
から順次取り込むことができるので、従来例と同様に、
4クロツク後に式(1)のyがレジスタ37aに格納さ
れる。
bから取り込むデータであり、この例では、乗算器35
aは、このデータD2を入力ベクトルX4から順次取り
込む。 この場合、乗算器358は、入力ベクトルa4
から順次取り込むことができるので、従来例と同様に、
4クロツク後に式(1)のyがレジスタ37aに格納さ
れる。
他方、第2図(dlのデータD3は、乗算器35bがバ
ス34Cから取沙込むデータであり、この例では、乗算
器35bは、このデータD3を入力ベクトルX3から取
り込む。この場合、乗算器35bは、読み出し信号■t
oにより入力ベクトルb3を取り込むことができるので
、この入力ベクトルb3゜x3を乗算し、演算ユニッ)
36bは、この乗算結果とレジスタ37bに格納され
たデータ「0」を加算し、加算結果をレジスタ37bに
格納する。
ス34Cから取沙込むデータであり、この例では、乗算
器35bは、このデータD3を入力ベクトルX3から取
り込む。この場合、乗算器35bは、読み出し信号■t
oにより入力ベクトルb3を取り込むことができるので
、この入力ベクトルb3゜x3を乗算し、演算ユニッ)
36bは、この乗算結果とレジスタ37bに格納され
たデータ「0」を加算し、加算結果をレジスタ37bに
格納する。
次のクロックでは、アドレス発生器32Cが上記読み出
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ37bに格納された加算結果が書き込み信
号WoVcよりメモl733cの入力ベクトルb3のエ
リアに書き込まれる。
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ37bに格納された加算結果が書き込み信
号WoVcよりメモl733cの入力ベクトルb3のエ
リアに書き込まれる。
次のクロックでは、乗算器35bは、アドレス発生器3
2Cの読み出し用巡回アドレスと読み出し信号R6によ
り人力ベクトルbtv叡り込むことができるので、この
人カベクト・ルbl、xIを乗算し、演算ユニッ) 3
6bは、この乗算結果とレジスタ37bに格納されたデ
ータrOJを加算し、加算結果をレジスタ37bに格納
する。
2Cの読み出し用巡回アドレスと読み出し信号R6によ
り人力ベクトルbtv叡り込むことができるので、この
人カベクト・ルbl、xIを乗算し、演算ユニッ) 3
6bは、この乗算結果とレジスタ37bに格納されたデ
ータrOJを加算し、加算結果をレジスタ37bに格納
する。
次のクロックでは、アドレス発生器32Cが上記読み出
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ37bに格納された加算結果が書き込み信
号WOによりメモリ33 Cの入力ベクトルb1のエリ
アに書き込まれる。
し用アドレスと同一の書き込み用アドレスを出力するの
で、レジスタ37bに格納された加算結果が書き込み信
号WOによりメモリ33 Cの入力ベクトルb1のエリ
アに書き込まれる。
次のクロックでは、演算ユニツ) 36bは、不図示ノ
コントローラにより演算を行わ−J’(NOP)。
コントローラにより演算を行わ−J’(NOP)。
その次のクロックにおいて、入力ベクトルb4.x4を
乗算し、その次のクロックにおいてその乗算結果がメモ
リ33Cの入力ベクトルb4のエリアに書き込まれる0 同様に、その次のクロックにおいて、入力ベクトルb2
.x2を乗算し、その次のクロックにおいてその乗算結
果がメモリ33Cの入力ベクトルb2のエリアに書き込
まれる。
乗算し、その次のクロックにおいてその乗算結果がメモ
リ33Cの入力ベクトルb4のエリアに書き込まれる0 同様に、その次のクロックにおいて、入力ベクトルb2
.x2を乗算し、その次のクロックにおいてその乗算結
果がメモリ33Cの入力ベクトルb2のエリアに書き込
まれる。
したがって、式(2)を実行する場合には、読み出し信
号Roと書き込み信号Woと演算停止(NOP)をコン
トローラに予めプログラムすることにより9クロツクで
演算することができる。
号Roと書き込み信号Woと演算停止(NOP)をコン
トローラに予めプログラムすることにより9クロツクで
演算することができる。
尚、上記実施例のプログラムによれば、入力ベクトルb
I、XIをどのクロックから演算を開始してもよく、第
2図(elに示すように、入力ベクトルb1 * xl
から始めても同一の演算結果を得ることができる。また
、式(1)を実行する場合えも同様に、どのクロックか
ら演算を開始してもよい。
I、XIをどのクロックから演算を開始してもよく、第
2図(elに示すように、入力ベクトルb1 * xl
から始めても同一の演算結果を得ることができる。また
、式(1)を実行する場合えも同様に、どのクロックか
ら演算を開始してもよい。
発明の詳細
な説明したように、本発明は第1.第2のベクトル演算
式の共通の入力ベクトルを第1のメモリに記憶するとと
もに、第1.第2のベクトル演算式の他方の入力ベクト
ルをそれぞれ第2.第3のメモリに記憶し、第1のベク
トル演算式の入力ベクトルがそれぞれ対応するように、
第11第2のメモリに記憶された入力ベクトルを巡回し
て読み出すとともに、この読み出された共通の入力ベク
トルに対応するように第3のメモリに記憶これた入力ベ
クトルを巡回して読み出すようにしたので、演算順序が
異なる場合にも演算結果に影響を与えない第1のベクト
ル演算式と第2のベクトル演算式を並列に演算すること
ができ、したがって第1のベクトル演算式と第2のベク
トル演算式の共通の入力ベクトルを共通のメモリを用い
て並列演算することができる。
式の共通の入力ベクトルを第1のメモリに記憶するとと
もに、第1.第2のベクトル演算式の他方の入力ベクト
ルをそれぞれ第2.第3のメモリに記憶し、第1のベク
トル演算式の入力ベクトルがそれぞれ対応するように、
第11第2のメモリに記憶された入力ベクトルを巡回し
て読み出すとともに、この読み出された共通の入力ベク
トルに対応するように第3のメモリに記憶これた入力ベ
クトルを巡回して読み出すようにしたので、演算順序が
異なる場合にも演算結果に影響を与えない第1のベクト
ル演算式と第2のベクトル演算式を並列に演算すること
ができ、したがって第1のベクトル演算式と第2のベク
トル演算式の共通の入力ベクトルを共通のメモリを用い
て並列演算することができる。
第1図(a)は、本発明に係る並列ベクトル演算装置の
一実施例を示すブロック図、第1図(b)は、並列ベク
トル演算装置の制御信号を示す説明図、第2図は、第1
図の並列ベクトル演算装置の動作説明図、第3図は、従
来の並列ベクトル演算装置を示すブロック図である。 31・・・り0ツク発生!(CG)、32a、32b。 32C・・・アドレス発生器(AGI 、AG2.AG
3)、33a、33b、33c、、、メモリ(Ml、M
2.M3)、34a、34b、34c・=データバス、
35a、35b・・・乗算器(MPYl 、MPY、L
)、36a、36b演算ユニツト(ALUI 、AL
U2 )、 37a。 37b・・・レジスタ(R,1,Ft2)。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名第 図 312図 (a) CK (b) I )!−7 χ2 χ3 χ* χI 2:2 χ3 χチ χノ χ2 4クロツク 9クロツ7 220ツク ξ
一実施例を示すブロック図、第1図(b)は、並列ベク
トル演算装置の制御信号を示す説明図、第2図は、第1
図の並列ベクトル演算装置の動作説明図、第3図は、従
来の並列ベクトル演算装置を示すブロック図である。 31・・・り0ツク発生!(CG)、32a、32b。 32C・・・アドレス発生器(AGI 、AG2.AG
3)、33a、33b、33c、、、メモリ(Ml、M
2.M3)、34a、34b、34c・=データバス、
35a、35b・・・乗算器(MPYl 、MPY、L
)、36a、36b演算ユニツト(ALUI 、AL
U2 )、 37a。 37b・・・レジスタ(R,1,Ft2)。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名第 図 312図 (a) CK (b) I )!−7 χ2 χ3 χ* χI 2:2 χ3 χチ χノ χ2 4クロツク 9クロツ7 220ツク ξ
Claims (1)
- 【特許請求の範囲】 それぞれ演算順序が異なる場合にも演算結果に影響を与
えない第1のベクトル演算式と第2のベクトル演算式の
共通の入力ベクトルを記憶するための第1のメモリと、 前記第1、第2のベクトル演算式の他方の入力ベクトル
をそれぞれ記憶するための第2、第3のメモリと、 前記第1のベクトル演算式の入力ベクトルが対応するよ
うに、前記第1、第2のメモリに記憶された入力ベクト
ルを巡回して読み出す第1の読み出し手段と、 前記第1の読み出し手段により読み出される共通の入力
ベクトルと対応するように、第3のメモリに記憶された
入力ベクトルを巡回して読み出す第2の読み出し手段と
、 前記第1のメモリから読み出された入力ベクトルと、前
記第2のメモリから読み出された入力ベクトルにより前
記第1のベクトル演算式を演算する回路と、 前記第1のメモリから読み出された入力ベクトルと、前
記第3のメモリから読み出された入力ベクトルにより前
記第2のベクトル演算式を演算する回路を有する並列ベ
クトル演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30488688A JPH02150961A (ja) | 1988-12-01 | 1988-12-01 | 並列ベクトル演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30488688A JPH02150961A (ja) | 1988-12-01 | 1988-12-01 | 並列ベクトル演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02150961A true JPH02150961A (ja) | 1990-06-11 |
Family
ID=17938463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30488688A Pending JPH02150961A (ja) | 1988-12-01 | 1988-12-01 | 並列ベクトル演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02150961A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58207177A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
JPS63153636A (ja) * | 1986-08-29 | 1988-06-27 | Hitachi Ltd | 情報処理装置 |
JPS63167971A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 演算装置 |
-
1988
- 1988-12-01 JP JP30488688A patent/JPH02150961A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58207177A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
JPS63153636A (ja) * | 1986-08-29 | 1988-06-27 | Hitachi Ltd | 情報処理装置 |
JPS63167971A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 演算装置 |
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