JPH02150944A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPH02150944A JPH02150944A JP30547788A JP30547788A JPH02150944A JP H02150944 A JPH02150944 A JP H02150944A JP 30547788 A JP30547788 A JP 30547788A JP 30547788 A JP30547788 A JP 30547788A JP H02150944 A JPH02150944 A JP H02150944A
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- 239000000872 buffer Substances 0.000 claims abstract description 23
- 230000005856 abnormality Effects 0.000 claims abstract description 17
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000002159 abnormal effect Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、マイクロコンピュータ等の入出力制御装置に
関する。
関する。
[従来の技術]
従来、79イク口コンピュータを利用して制御を行って
いる制御機器は、マイクロコンピュータの入力出力ポー
ト拡張用に拡張用110を使用していることが多い。こ
の拡張用I10の出力ポートより負荷を制御する場合、
マイクロコンピュータからの制御データをI10出力ポ
ート側で保持しているが、ノイズ等によりその保持して
いる内容が変化し、負荷制御が誤動作することがある。
いる制御機器は、マイクロコンピュータの入力出力ポー
ト拡張用に拡張用110を使用していることが多い。こ
の拡張用I10の出力ポートより負荷を制御する場合、
マイクロコンピュータからの制御データをI10出力ポ
ート側で保持しているが、ノイズ等によりその保持して
いる内容が変化し、負荷制御が誤動作することがある。
この様な誤動作を防ぐため、従来マイクロコンピュータ
側がプログラムによりその保持内容を読み込みチエツク
し、或は外部のモータなどの負荷の稼働状況などをチエ
ツクすることにより、(呆持内容を調べている。
側がプログラムによりその保持内容を読み込みチエツク
し、或は外部のモータなどの負荷の稼働状況などをチエ
ツクすることにより、(呆持内容を調べている。
[発明が解決しようとする課題]
しかしながら、マイクロコンピュータのプログラムによ
るチエツク方法は、マイクロコンビ1−タのソフトウェ
アの負担が大きくなり、プログラムが複雑となり、また
容量が大きくなる。また、出来るだけ頻繁にチエツクす
る必要がある。さらに、外部の負荷の側からチエツクす
る方法は、スイッチやセンサを余分に取り付ける必要が
あり、コスト的に高くなるという課題がある。
るチエツク方法は、マイクロコンビ1−タのソフトウェ
アの負担が大きくなり、プログラムが複雑となり、また
容量が大きくなる。また、出来るだけ頻繁にチエツクす
る必要がある。さらに、外部の負荷の側からチエツクす
る方法は、スイッチやセンサを余分に取り付ける必要が
あり、コスト的に高くなるという課題がある。
本発明は、この様な従来技術の課題を解決することを目
的とする。
的とする。
[課題を解決するための手段]
本発明は、入力或は出力データを保持する入出力ポート
用保持手段と、その入出力ポート用保持手段の所定出力
信号を読み取る入出力ポート状態読み込み手段と、前記
入出力ポート用保持手段が保持するデータ及び前記入力
出力ポート状態読み込み手段が保持するデータを比較す
る比較手段と、その比較手段の結果に基づき異常信号を
出力する異常信号出力手段とを備えたことを特徴とする
入出力制御装置である。
用保持手段と、その入出力ポート用保持手段の所定出力
信号を読み取る入出力ポート状態読み込み手段と、前記
入出力ポート用保持手段が保持するデータ及び前記入力
出力ポート状態読み込み手段が保持するデータを比較す
る比較手段と、その比較手段の結果に基づき異常信号を
出力する異常信号出力手段とを備えたことを特徴とする
入出力制御装置である。
[作用]
本発明は、入出力ポート用保持手段により、入力或は出
力データを保持するとともに、入出力ポート状態読み込
み手段によって、その入出力水−ト用保持手段の所定出
力信号を読み取り、比較手段によって、前記入出力ポー
ト用保持手段が保持するデータと前記入出力ポート状態
読み込み手段が読み取るデータとを比較し、不一致があ
ると異常信号を出力する。
力データを保持するとともに、入出力ポート状態読み込
み手段によって、その入出力水−ト用保持手段の所定出
力信号を読み取り、比較手段によって、前記入出力ポー
ト用保持手段が保持するデータと前記入出力ポート状態
読み込み手段が読み取るデータとを比較し、不一致があ
ると異常信号を出力する。
[実施例]
以下に、本発明をその実施例を示す図面に基づいて説明
する。
する。
第1図は、本発明にかかる入出力制御装置の一実施例を
示すブロック図である。
示すブロック図である。
同図において、1は出力データが入力される端子、2は
その出力データを保持する出力ポート用保持手段、3は
その出力ポート用保持手段2の出力信号を読み取る入出
力ポート状態読み込み手段、4はその出力ポート状態読
み込み手段3の内容と前記出力ポート用保持手段2の内
容とを比較する比較手段である。また、5はその比較手
段4の比較結果に基づき、不一致の場合異常信号を出力
する異常信号出力手段である。
その出力データを保持する出力ポート用保持手段、3は
その出力ポート用保持手段2の出力信号を読み取る入出
力ポート状態読み込み手段、4はその出力ポート状態読
み込み手段3の内容と前記出力ポート用保持手段2の内
容とを比較する比較手段である。また、5はその比較手
段4の比較結果に基づき、不一致の場合異常信号を出力
する異常信号出力手段である。
第2図は、本発明にかかる入出力制御装置の更に詳しい
一実施例を示す回路図である。
一実施例を示す回路図である。
同図において、1は、前記出力データが入力される端子
である。この端子1は、入力バッファ6を介して、Dフ
リップフロップ2のD端子に接続されている。そのDフ
リップフロップ2は前記出力ポート用保持手段2の一例
である。同図に示す実施例においては、この様なりフリ
ップフロップ2が3Mi設けられている。この出力ポー
ト用保持手段であるDフリップフロップ2のそれぞれの
Q端子は、出力バッファ15.15.15を介して出カ
ポ−)PAφ、PBφ、Pcmへそれぞれ接続されてい
る。これら出力ポートPAφ、PBφ、Pcmは、外部
の例えばモータなどのスイッチに接続されている。また
、前記出力バッファ15の出力端子は、バッファ3を介
してポートセレクタ7に接続されている。ポートセレク
タ7は、3組のバッファ3を順次切り替えるためのマル
チプレクサである。更に、そのポートセレクタ7は、前
記比較手段4の一例としてのエクスクル−シブオア(E
X 0R)4に接続されている。従って、出力バッファ
15の出力信号はポートセレクタ7を介して、そのエク
スクル−シブオア4に入力されることになっている。そ
のバッファ3等は前記出力ポート状態読み込み手段3の
一例である。
である。この端子1は、入力バッファ6を介して、Dフ
リップフロップ2のD端子に接続されている。そのDフ
リップフロップ2は前記出力ポート用保持手段2の一例
である。同図に示す実施例においては、この様なりフリ
ップフロップ2が3Mi設けられている。この出力ポー
ト用保持手段であるDフリップフロップ2のそれぞれの
Q端子は、出力バッファ15.15.15を介して出カ
ポ−)PAφ、PBφ、Pcmへそれぞれ接続されてい
る。これら出力ポートPAφ、PBφ、Pcmは、外部
の例えばモータなどのスイッチに接続されている。また
、前記出力バッファ15の出力端子は、バッファ3を介
してポートセレクタ7に接続されている。ポートセレク
タ7は、3組のバッファ3を順次切り替えるためのマル
チプレクサである。更に、そのポートセレクタ7は、前
記比較手段4の一例としてのエクスクル−シブオア(E
X 0R)4に接続されている。従って、出力バッファ
15の出力信号はポートセレクタ7を介して、そのエク
スクル−シブオア4に入力されることになっている。そ
のバッファ3等は前記出力ポート状態読み込み手段3の
一例である。
また、前記Dフリップフロップ2のQ端子は、ポートセ
レクタ7′を介して、前記エクスクル−シブオア4に入
力されている。ポートセレクタ7′は、前記3組のDフ
リップフロップ2を順次切り替えるためのマルチプレク
サである。従って、Dフリップフロップ2のQ端子出力
と前記出力バッファ15の出力端子出力が一致している
場合はく正常の場合)、エクスクル−シブオア4からは
LOW信号が出力され、不一致の場合は(異常の場合)
、H[G)l信号が出力されることになる。
レクタ7′を介して、前記エクスクル−シブオア4に入
力されている。ポートセレクタ7′は、前記3組のDフ
リップフロップ2を順次切り替えるためのマルチプレク
サである。従って、Dフリップフロップ2のQ端子出力
と前記出力バッファ15の出力端子出力が一致している
場合はく正常の場合)、エクスクル−シブオア4からは
LOW信号が出力され、不一致の場合は(異常の場合)
、H[G)l信号が出力されることになる。
このエクスクル−シブオア4の出力は、出力バッフ78
を介して異常信号出力手段5に接続されている。また、
エクスクル−シブオア4の出力は、反転回路9を介して
論理反転されアンド回路11に入力にされている。従っ
て、正常の場合(一致している場合)は、アンド回路1
1には、HIGH信号が入力されることとなる。従って
、アンド回路11は、正常の場合は、HIGH信号を出
力し、異常の場合は、LOW信号信号を出力することに
なる。そのアンド回路11には、CPU (中央演算処
理装置)のクロック信号が入力されるクロック端子10
が接続されている。アンド回路11の出力は、カウンタ
12に接続されている。カウンタ12は、3を上限とし
て、アンド回路11からHIGH信号が入力される毎に
lインクリメントしていくカウンタである(l→2→3
→l→2・・・)。従って、異常の場合には、異常信号
が出たポートの番号を指示した状態でカウントをストッ
プすることになる。このカウンタ12の出力番号は前記
ポートセレクタ7.7′へ出力され、そのポートをその
番号にしたがって、ポートを切り替えるために利用され
る。また、カウンタ12の出力番号は、出力バッファ1
3を介して、異常ポートアドレス端子14へ出力されて
いる。
を介して異常信号出力手段5に接続されている。また、
エクスクル−シブオア4の出力は、反転回路9を介して
論理反転されアンド回路11に入力にされている。従っ
て、正常の場合(一致している場合)は、アンド回路1
1には、HIGH信号が入力されることとなる。従って
、アンド回路11は、正常の場合は、HIGH信号を出
力し、異常の場合は、LOW信号信号を出力することに
なる。そのアンド回路11には、CPU (中央演算処
理装置)のクロック信号が入力されるクロック端子10
が接続されている。アンド回路11の出力は、カウンタ
12に接続されている。カウンタ12は、3を上限とし
て、アンド回路11からHIGH信号が入力される毎に
lインクリメントしていくカウンタである(l→2→3
→l→2・・・)。従って、異常の場合には、異常信号
が出たポートの番号を指示した状態でカウントをストッ
プすることになる。このカウンタ12の出力番号は前記
ポートセレクタ7.7′へ出力され、そのポートをその
番号にしたがって、ポートを切り替えるために利用され
る。また、カウンタ12の出力番号は、出力バッファ1
3を介して、異常ポートアドレス端子14へ出力されて
いる。
更に、書き込み命令端子16は、ポートセレクタ17を
介して、前記Dフリップフロップ2へ接続されている。
介して、前記Dフリップフロップ2へ接続されている。
そのポートセレクタ17は、アドレスバス18から入力
されたアドレス信号がアドレスデコーダ19によって、
デコードされ順次切り替えられるものである。この切り
替えによって、前記3組のDフリップフロップ2のCK
端子に書き込み命令が順次接続されるようになっている
。
されたアドレス信号がアドレスデコーダ19によって、
デコードされ順次切り替えられるものである。この切り
替えによって、前記3組のDフリップフロップ2のCK
端子に書き込み命令が順次接続されるようになっている
。
次に、本実施例の動作を説明する。
出力データが端子lからDフリップフロップ2へそれぞ
れ入力される。そして、各Dフリップフロップ2はその
出力データを保持する。
れ入力される。そして、各Dフリップフロップ2はその
出力データを保持する。
他方、ポートセレクタ7は、所定のポートをセレクトし
ている。従って、そのセレクトされたポートのDフリッ
プフロップ2のQ端子の出力は、エクスクル−シブオア
4へ入力されている。また、ポートセレクタ7′は、同
じポートをセレクトしているので、そのポートの出力バ
ッファ15の出力信号がエクスクル−シブオア4へ入力
される。
ている。従って、そのセレクトされたポートのDフリッ
プフロップ2のQ端子の出力は、エクスクル−シブオア
4へ入力されている。また、ポートセレクタ7′は、同
じポートをセレクトしているので、そのポートの出力バ
ッファ15の出力信号がエクスクル−シブオア4へ入力
される。
正常な場合は、その両川力は、一致しているはずである
から、エクスクル−シブオア4からはLOW信号しか出
力されない。従って、異常信号出力手段5から異常信号
も出力されない。他方、反転手段9によって、そのLO
W信号は、HIGH信号へ変換され、アンド回路11へ
入力される。
から、エクスクル−シブオア4からはLOW信号しか出
力されない。従って、異常信号出力手段5から異常信号
も出力されない。他方、反転手段9によって、そのLO
W信号は、HIGH信号へ変換され、アンド回路11へ
入力される。
従って、クロック信号が入力されるたびにアンド回路1
1は、カウンタ12へHIGH信号を出力する。カウン
タ12は、それに応じて、l→2→3→l→2・・・と
番号信号を出力する。ポートセレクト7は、それにした
がって、順次ポートを切り替えていく。
1は、カウンタ12へHIGH信号を出力する。カウン
タ12は、それに応じて、l→2→3→l→2・・・と
番号信号を出力する。ポートセレクト7は、それにした
がって、順次ポートを切り替えていく。
他方、書き込み命令が端子16から入力されると、その
アドレスに応じて、ポートセレクタ17が切り替えられ
、Dフリップフロップ20CK端子に信号が入力される
。その結果、出力データがDフリップフロップ2からポ
ートPAφ、PBφ、Pcmへ出力されていく。
アドレスに応じて、ポートセレクタ17が切り替えられ
、Dフリップフロップ20CK端子に信号が入力される
。その結果、出力データがDフリップフロップ2からポ
ートPAφ、PBφ、Pcmへ出力されていく。
これに対して、Dフリップフロップ2に異常が発生する
と、エクスクル−シブオア4への入力が不一致となるの
で、エクスクル−シブオア4からHIGH信号が出力さ
れる。それにしたがって、異常信号が端子5から出力さ
れる。また、そのHIGH信号は、反転回路9によりL
OW信号に変換されアンド回路11へ入力される。した
がって、アンド回路11はクロック信号が入力されても
、HIGH信号が出力されない。その結果、カウンタ1
2はその番号を維持したままとなる。そこで、ポートセ
レクタ7.7゛は、その異常を発生したポートを接続し
たままとなる。また、異常ポートアドレス端子14には
、その異常を生じたポート番号が出力されたままとなる
。
と、エクスクル−シブオア4への入力が不一致となるの
で、エクスクル−シブオア4からHIGH信号が出力さ
れる。それにしたがって、異常信号が端子5から出力さ
れる。また、そのHIGH信号は、反転回路9によりL
OW信号に変換されアンド回路11へ入力される。した
がって、アンド回路11はクロック信号が入力されても
、HIGH信号が出力されない。その結果、カウンタ1
2はその番号を維持したままとなる。そこで、ポートセ
レクタ7.7゛は、その異常を発生したポートを接続し
たままとなる。また、異常ポートアドレス端子14には
、その異常を生じたポート番号が出力されたままとなる
。
第3図は、第2図の実施例回路に、入力回路を接続した
状態を示す回路である。
状態を示す回路である。
同図においては、破線Aで示す部分は、第2図の破線へ
に示す回路と同一である。
に示す回路と同一である。
ボー)PAφ、PBφ、Pcmには、大カバッファ20
が接続され、更に、その各入力バッファ20はポートセ
レクタ21に接続されている。このポートセレクタ21
は、アドレスバス22から送られるアドレスにしたがっ
て、切り替えられる。
が接続され、更に、その各入力バッファ20はポートセ
レクタ21に接続されている。このポートセレクタ21
は、アドレスバス22から送られるアドレスにしたがっ
て、切り替えられる。
そのポートセレクタ21は、バッファ23を介して入出
力データバス24に接続されている。25は、このバッ
ファ23をオンオフして、入力データの転送を制御して
いる読み取り端子である。
力データバス24に接続されている。25は、このバッ
ファ23をオンオフして、入力データの転送を制御して
いる読み取り端子である。
他方ポートセレクタ26は、入出力方向保持回路27を
制御するための接点を有している。この接点は、入力出
力方向保持回路であるDフリップフロップ27のCK端
子に接続されている。また、そのDフリップフロップ2
7のD端子には、前記データバス24が接続されている
。このDフリップフロップ27のQ端子は、前記各出力
バッフ715へ接続され、その動作を制御できるように
なっている。
制御するための接点を有している。この接点は、入力出
力方向保持回路であるDフリップフロップ27のCK端
子に接続されている。また、そのDフリップフロップ2
7のD端子には、前記データバス24が接続されている
。このDフリップフロップ27のQ端子は、前記各出力
バッフ715へ接続され、その動作を制御できるように
なっている。
なお、アドレスデコーダ28は8ビツトのアドレスデー
タを入力し、前記ポートセレクタ26へ4ビツトの信号
を出力し、前記ポートセレクタ21へ3ビット信号を出
力して制御するものである。
タを入力し、前記ポートセレクタ26へ4ビツトの信号
を出力し、前記ポートセレクタ21へ3ビット信号を出
力して制御するものである。
同図において、41は、入力データが入力される際には
、入力データと保持されている出力データが異なること
により、異常信号が発生することがあるので、それを防
止するため、入出力方向保持回路のDフリップフロップ
27の出力に従い、入力の場合は、Q端子出力を論理反
転した後アンド回路42.43へ入力するバッファであ
る。そのアンド回路42.43には、前記異常信号及び
異常ポートアドレス信号が入力されている。従って、入
力の場合は、異常信号、異常ポートアドレス信号はたと
え異常でも外部に出力されることはない。
、入力データと保持されている出力データが異なること
により、異常信号が発生することがあるので、それを防
止するため、入出力方向保持回路のDフリップフロップ
27の出力に従い、入力の場合は、Q端子出力を論理反
転した後アンド回路42.43へ入力するバッファであ
る。そのアンド回路42.43には、前記異常信号及び
異常ポートアドレス信号が入力されている。従って、入
力の場合は、異常信号、異常ポートアドレス信号はたと
え異常でも外部に出力されることはない。
次に、第3図の実施例の動作を説明する。
出力動作の場合は、読み取り端子25により、入力デー
タがデータバス24に流れるのを禁止し、書き込み指令
端子16により、ポートセレクタ26を切り替え、所定
のポートをセレクトする。そして、前述のようにしてデ
ータを出力する。
タがデータバス24に流れるのを禁止し、書き込み指令
端子16により、ポートセレクタ26を切り替え、所定
のポートをセレクトする。そして、前述のようにしてデ
ータを出力する。
入力動作の場合は、アドレスバス22によって、ポート
セレクタ26を切り替え、書き込み指令端子16が、前
記接点を通じて、Dフリップフロップ27のCK端子を
駆動する。それによって、出力データが存在するとその
Dフリップフロップ27は、出力バッフ715の動作を
禁止する。更に、読み取り端子25により、入力データ
がデータバス24に流れるようにする。また、バッファ
41によって、異常信号、異常ポートアドレス信号の出
力も禁止される。この様な状態で、入力信号が入力され
ると、アドレスバス22によってポートセレクタ21が
切り替えられ、指定されたポートから入力信号が入力さ
れ、データバス24へ伝送される。
セレクタ26を切り替え、書き込み指令端子16が、前
記接点を通じて、Dフリップフロップ27のCK端子を
駆動する。それによって、出力データが存在するとその
Dフリップフロップ27は、出力バッフ715の動作を
禁止する。更に、読み取り端子25により、入力データ
がデータバス24に流れるようにする。また、バッファ
41によって、異常信号、異常ポートアドレス信号の出
力も禁止される。この様な状態で、入力信号が入力され
ると、アドレスバス22によってポートセレクタ21が
切り替えられ、指定されたポートから入力信号が入力さ
れ、データバス24へ伝送される。
第4図は、拡張用I10における実施例であって、第3
図に示す回路を8ビツト(個)集め、8ビツト×3ポー
トの回路とした回路図である。この回路は、その8個の
回路を並列的に同時にチエツクできるものである。その
際、書き込み命令のポートセレクタ、アドレスデコーダ
、カウンタ、入力出力方向保持回路は、1個で共通化1
ノでいる。
図に示す回路を8ビツト(個)集め、8ビツト×3ポー
トの回路とした回路図である。この回路は、その8個の
回路を並列的に同時にチエツクできるものである。その
際、書き込み命令のポートセレクタ、アドレスデコーダ
、カウンタ、入力出力方向保持回路は、1個で共通化1
ノでいる。
同図において、Bは、第3図に示す回路の主要部である
。30は、8個の回路Bのエクスクル−シブオア4の出
力を入力するオア(OR)回路である。その出力は、ア
ンド回路52を介して、異常信号出力手段5へ接続され
ている。従って、どれか1つの回路Bに異常が発生する
と異常信号が発生する。ただ入力する場合の禁止信号の
反転信号(LOW信号)が、バッファ41からアンド回
路52に入力されている場合は、異常信号は出力されな
い。31は、8個の回路Bのエクスクル−シブオア4の
出力をアンド回路51を介して、入力し、そのどこから
異常信号が出ているかを示す異常ポートビットアドレス
を出力する手段である。
。30は、8個の回路Bのエクスクル−シブオア4の出
力を入力するオア(OR)回路である。その出力は、ア
ンド回路52を介して、異常信号出力手段5へ接続され
ている。従って、どれか1つの回路Bに異常が発生する
と異常信号が発生する。ただ入力する場合の禁止信号の
反転信号(LOW信号)が、バッファ41からアンド回
路52に入力されている場合は、異常信号は出力されな
い。31は、8個の回路Bのエクスクル−シブオア4の
出力をアンド回路51を介して、入力し、そのどこから
異常信号が出ているかを示す異常ポートビットアドレス
を出力する手段である。
従って、この場合も、入力する場合の禁止信号の反転信
号(LOW信号)が、バッファ41からアンド回路51
に入力されている場合は、異常ポートビットアドレス信
号は出力されない。また、異常ポートポートアドレス端
子14は、アンド回路53を介して、カウンタ12の出
力が入力されている。従って、この場合も、入力する場
合の禁止信号の反転信号(LOW信号)が、バッファ4
1からアンド回路53に入力されている場合は、異常ポ
ートアドレス信号は出力されない。なお、33は、デー
タバス24からの信号を各8個の回路Bに振り分ける回
路である。
号(LOW信号)が、バッファ41からアンド回路51
に入力されている場合は、異常ポートビットアドレス信
号は出力されない。また、異常ポートポートアドレス端
子14は、アンド回路53を介して、カウンタ12の出
力が入力されている。従って、この場合も、入力する場
合の禁止信号の反転信号(LOW信号)が、バッファ4
1からアンド回路53に入力されている場合は、異常ポ
ートアドレス信号は出力されない。なお、33は、デー
タバス24からの信号を各8個の回路Bに振り分ける回
路である。
第4図に示す回路においては、上記の構成のもとに、異
常があると、異常信号出力手段5に異常信号が発せられ
、また、異常ポートビットアドレス端子31にその異常
が起こった回路Bが出力され、異常ポートポートアドレ
ス端子14にその中のどのポートで起こったかを示す信
号が出力される。
常があると、異常信号出力手段5に異常信号が発せられ
、また、異常ポートビットアドレス端子31にその異常
が起こった回路Bが出力され、異常ポートポートアドレ
ス端子14にその中のどのポートで起こったかを示す信
号が出力される。
第5図は、マイクロコンピュータ100と本発明の入出
力制御装置101との間の信号のやり取りを示すブロッ
ク図である。
力制御装置101との間の信号のやり取りを示すブロッ
ク図である。
なお、前記出力ポート状態読み込み手段3の読み取り部
位は、前記入出力ポート用保持手段2の出力端子(Q)
でない他の出力端子(Q)の信号を読み取るものであっ
てもよい。
位は、前記入出力ポート用保持手段2の出力端子(Q)
でない他の出力端子(Q)の信号を読み取るものであっ
てもよい。
また、本発明は、入力データを保持する回路にも適用可
能であることはいうまでもない。
能であることはいうまでもない。
[発明の効果]
以上述べたように、本発明は、コンピュータ側のソフト
ウェアの負担が大きくならず、また、常時チエラフでき
るので、誤動作をすばやく発見でき、さらに、外部の負
荷の側からチエツクする必要もないので、スイッチやセ
ンサを余分に取り付ける必要もない長所を有する入出力
制御装置である。
ウェアの負担が大きくならず、また、常時チエラフでき
るので、誤動作をすばやく発見でき、さらに、外部の負
荷の側からチエツクする必要もないので、スイッチやセ
ンサを余分に取り付ける必要もない長所を有する入出力
制御装置である。
第1図は、本発明にかかる入出力制御装置の一実施例を
示すブロック図、第2図は、同実施例のさらに詳しい回
路図、第3図は、同装置の入力出力回路への適用された
実施例を示す回路図、第4図は、同装置の拡張用I10
への適用された実施例を示す回路図、第5図は、同実施
例の簡略ブロック図である。
示すブロック図、第2図は、同実施例のさらに詳しい回
路図、第3図は、同装置の入力出力回路への適用された
実施例を示す回路図、第4図は、同装置の拡張用I10
への適用された実施例を示す回路図、第5図は、同実施
例の簡略ブロック図である。
Claims (3)
- (1)入力或は出力データを保持する入出力ポート用保
持手段と、その入出力ポート用保持手段の所定出力信号
を読み取る入出力ポート状態読み込み手段と、前記入出
力ポート用保持手段が保持するデータ及び前記入力出力
ポート状態読み込み手段が保持するデータを比較する比
較手段と、その比較手段の結果に基づき異常信号を出力
する異常信号出力手段とを備えたことを特徴とする入出
力制御装置。 - (2)前記入出力ポート用保持手段はフリップフロップ
であり、前記入出力ポート状態読み込み手段は、その入
出力ポート用保持手段の出力端子(Q)でない他の出力
端子(¥Q¥)の信号を読み取ることを特徴とする請求
項1記載の入出力制御装置。 - (3)前記入出力ポート状態読み込み手段は、入出力ポ
ート用保持手段の出力端子に接続された入出力バッファ
の出力端子の信号を読み取ることを特徴とする請求項1
記載の入出力制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30547788A JPH02150944A (ja) | 1988-11-30 | 1988-11-30 | 入出力制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30547788A JPH02150944A (ja) | 1988-11-30 | 1988-11-30 | 入出力制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02150944A true JPH02150944A (ja) | 1990-06-11 |
Family
ID=17945629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30547788A Pending JPH02150944A (ja) | 1988-11-30 | 1988-11-30 | 入出力制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02150944A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012148729A (ja) * | 2011-01-21 | 2012-08-09 | Kyosan Electric Mfg Co Ltd | 電子端末装置及び電子連動装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55157022A (en) * | 1979-05-24 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Output circuit for microcomputer |
-
1988
- 1988-11-30 JP JP30547788A patent/JPH02150944A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55157022A (en) * | 1979-05-24 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Output circuit for microcomputer |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012148729A (ja) * | 2011-01-21 | 2012-08-09 | Kyosan Electric Mfg Co Ltd | 電子端末装置及び電子連動装置 |
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