JPH02150944A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロコンピュータ等の入出力制御装置に
関する。

［従来の技術］ 従来、７９イク口コンピュータを利用して制御を行って
いる制御機器は、マイクロコンピュータの入力出力ポー
ト拡張用に拡張用１１０を使用していることが多い。こ
の拡張用Ｉ１０の出力ポートより負荷を制御する場合、
マイクロコンピュータからの制御データをＩ１０出力ポ
ート側で保持しているが、ノイズ等によりその保持して
いる内容が変化し、負荷制御が誤動作することがある。

この様な誤動作を防ぐため、従来マイクロコンピュータ
側がプログラムによりその保持内容を読み込みチエツク
し、或は外部のモータなどの負荷の稼働状況などをチエ
ツクすることにより、（呆持内容を調べている。

［発明が解決しようとする課題］ しかしながら、マイクロコンピュータのプログラムによ
るチエツク方法は、マイクロコンビ１−タのソフトウェ
アの負担が大きくなり、プログラムが複雑となり、また
容量が大きくなる。また、出来るだけ頻繁にチエツクす
る必要がある。さらに、外部の負荷の側からチエツクす
る方法は、スイッチやセンサを余分に取り付ける必要が
あり、コスト的に高くなるという課題がある。

本発明は、この様な従来技術の課題を解決することを目
的とする。

［課題を解決するための手段］ 本発明は、入力或は出力データを保持する入出力ポート
用保持手段と、その入出力ポート用保持手段の所定出力
信号を読み取る入出力ポート状態読み込み手段と、前記
入出力ポート用保持手段が保持するデータ及び前記入力
出力ポート状態読み込み手段が保持するデータを比較す
る比較手段と、その比較手段の結果に基づき異常信号を
出力する異常信号出力手段とを備えたことを特徴とする
入出力制御装置である。

［作用］ 本発明は、入出力ポート用保持手段により、入力或は出
力データを保持するとともに、入出力ポート状態読み込
み手段によって、その入出力水−ト用保持手段の所定出
力信号を読み取り、比較手段によって、前記入出力ポー
ト用保持手段が保持するデータと前記入出力ポート状態
読み込み手段が読み取るデータとを比較し、不一致があ
ると異常信号を出力する。

［実施例］ 以下に、本発明をその実施例を示す図面に基づいて説明
する。

第１図は、本発明にかかる入出力制御装置の一実施例を
示すブロック図である。

同図において、１は出力データが入力される端子、２は
その出力データを保持する出力ポート用保持手段、３は
その出力ポート用保持手段２の出力信号を読み取る入出
力ポート状態読み込み手段、４はその出力ポート状態読
み込み手段３の内容と前記出力ポート用保持手段２の内
容とを比較する比較手段である。また、５はその比較手
段４の比較結果に基づき、不一致の場合異常信号を出力
する異常信号出力手段である。

第２図は、本発明にかかる入出力制御装置の更に詳しい
一実施例を示す回路図である。

同図において、１は、前記出力データが入力される端子
である。この端子１は、入力バッファ６を介して、Ｄフ
リップフロップ２のＤ端子に接続されている。そのＤフ
リップフロップ２は前記出力ポート用保持手段２の一例
である。同図に示す実施例においては、この様なりフリ
ップフロップ２が３Ｍｉ設けられている。この出力ポー
ト用保持手段であるＤフリップフロップ２のそれぞれの
Ｑ端子は、出力バッファ１５．１５．１５を介して出カ
ポ−）ＰＡφ、ＰＢφ、Ｐｃｍへそれぞれ接続されてい
る。これら出力ポートＰＡφ、ＰＢφ、Ｐｃｍは、外部
の例えばモータなどのスイッチに接続されている。また
、前記出力バッファ１５の出力端子は、バッファ３を介
してポートセレクタ７に接続されている。ポートセレク
タ７は、３組のバッファ３を順次切り替えるためのマル
チプレクサである。更に、そのポートセレクタ７は、前
記比較手段４の一例としてのエクスクル−シブオア（Ｅ
Ｘ　０Ｒ）４に接続されている。従って、出力バッファ
１５の出力信号はポートセレクタ７を介して、そのエク
スクル−シブオア４に入力されることになっている。そ
のバッファ３等は前記出力ポート状態読み込み手段３の
一例である。

また、前記Ｄフリップフロップ２のＱ端子は、ポートセ
レクタ７′を介して、前記エクスクル−シブオア４に入
力されている。ポートセレクタ７′は、前記３組のＤフ
リップフロップ２を順次切り替えるためのマルチプレク
サである。従って、Ｄフリップフロップ２のＱ端子出力
と前記出力バッファ１５の出力端子出力が一致している
場合はく正常の場合）、エクスクル−シブオア４からは
ＬＯＷ信号が出力され、不一致の場合は（異常の場合）
、Ｈ［Ｇ）ｌ信号が出力されることになる。

このエクスクル−シブオア４の出力は、出力バッフ７８
を介して異常信号出力手段５に接続されている。また、
エクスクル−シブオア４の出力は、反転回路９を介して
論理反転されアンド回路１１に入力にされている。従っ
て、正常の場合（一致している場合）は、アンド回路１
１には、ＨＩＧＨ信号が入力されることとなる。従って
、アンド回路１１は、正常の場合は、ＨＩＧＨ信号を出
力し、異常の場合は、ＬＯＷ信号信号を出力することに
なる。そのアンド回路１１には、ＣＰＵ　（中央演算処
理装置）のクロック信号が入力されるクロック端子１０
が接続されている。アンド回路１１の出力は、カウンタ
１２に接続されている。カウンタ１２は、３を上限とし
て、アンド回路１１からＨＩＧＨ信号が入力される毎に
ｌインクリメントしていくカウンタである（ｌ→２→３
→ｌ→２・・・）。従って、異常の場合には、異常信号
が出たポートの番号を指示した状態でカウントをストッ
プすることになる。このカウンタ１２の出力番号は前記
ポートセレクタ７．７′へ出力され、そのポートをその
番号にしたがって、ポートを切り替えるために利用され
る。また、カウンタ１２の出力番号は、出力バッファ１
３を介して、異常ポートアドレス端子１４へ出力されて
いる。

更に、書き込み命令端子１６は、ポートセレクタ１７を
介して、前記Ｄフリップフロップ２へ接続されている。

そのポートセレクタ１７は、アドレスバス１８から入力
されたアドレス信号がアドレスデコーダ１９によって、
デコードされ順次切り替えられるものである。この切り
替えによって、前記３組のＤフリップフロップ２のＣＫ
端子に書き込み命令が順次接続されるようになっている
。

次に、本実施例の動作を説明する。

出力データが端子ｌからＤフリップフロップ２へそれぞ
れ入力される。そして、各Ｄフリップフロップ２はその
出力データを保持する。

他方、ポートセレクタ７は、所定のポートをセレクトし
ている。従って、そのセレクトされたポートのＤフリッ
プフロップ２のＱ端子の出力は、エクスクル−シブオア
４へ入力されている。また、ポートセレクタ７′は、同
じポートをセレクトしているので、そのポートの出力バ
ッファ１５の出力信号がエクスクル−シブオア４へ入力
される。

正常な場合は、その両川力は、一致しているはずである
から、エクスクル−シブオア４からはＬＯＷ信号しか出
力されない。従って、異常信号出力手段５から異常信号
も出力されない。他方、反転手段９によって、そのＬＯ
Ｗ信号は、ＨＩＧＨ信号へ変換され、アンド回路１１へ
入力される。

従って、クロック信号が入力されるたびにアンド回路１
１は、カウンタ１２へＨＩＧＨ信号を出力する。カウン
タ１２は、それに応じて、ｌ→２→３→ｌ→２・・・と
番号信号を出力する。ポートセレクト７は、それにした
がって、順次ポートを切り替えていく。

他方、書き込み命令が端子１６から入力されると、その
アドレスに応じて、ポートセレクタ１７が切り替えられ
、Ｄフリップフロップ２０ＣＫ端子に信号が入力される
。その結果、出力データがＤフリップフロップ２からポ
ートＰＡφ、ＰＢφ、Ｐｃｍへ出力されていく。

これに対して、Ｄフリップフロップ２に異常が発生する
と、エクスクル−シブオア４への入力が不一致となるの
で、エクスクル−シブオア４からＨＩＧＨ信号が出力さ
れる。それにしたがって、異常信号が端子５から出力さ
れる。また、そのＨＩＧＨ信号は、反転回路９によりＬ
ＯＷ信号に変換されアンド回路１１へ入力される。した
がって、アンド回路１１はクロック信号が入力されても
、ＨＩＧＨ信号が出力されない。その結果、カウンタ１
２はその番号を維持したままとなる。そこで、ポートセ
レクタ７．７゛は、その異常を発生したポートを接続し
たままとなる。また、異常ポートアドレス端子１４には
、その異常を生じたポート番号が出力されたままとなる
。

第３図は、第２図の実施例回路に、入力回路を接続した
状態を示す回路である。

同図においては、破線Ａで示す部分は、第２図の破線へ
に示す回路と同一である。

ボー）ＰＡφ、ＰＢφ、Ｐｃｍには、大カバッファ２０
が接続され、更に、その各入力バッファ２０はポートセ
レクタ２１に接続されている。このポートセレクタ２１
は、アドレスバス２２から送られるアドレスにしたがっ
て、切り替えられる。

そのポートセレクタ２１は、バッファ２３を介して入出
力データバス２４に接続されている。２５は、このバッ
ファ２３をオンオフして、入力データの転送を制御して
いる読み取り端子である。

他方ポートセレクタ２６は、入出力方向保持回路２７を
制御するための接点を有している。この接点は、入力出
力方向保持回路であるＤフリップフロップ２７のＣＫ端
子に接続されている。また、そのＤフリップフロップ２
７のＤ端子には、前記データバス２４が接続されている
。このＤフリップフロップ２７のＱ端子は、前記各出力
バッフ７１５へ接続され、その動作を制御できるように
なっている。

なお、アドレスデコーダ２８は８ビツトのアドレスデー
タを入力し、前記ポートセレクタ２６へ４ビツトの信号
を出力し、前記ポートセレクタ２１へ３ビット信号を出
力して制御するものである。

同図において、４１は、入力データが入力される際には
、入力データと保持されている出力データが異なること
により、異常信号が発生することがあるので、それを防
止するため、入出力方向保持回路のＤフリップフロップ
２７の出力に従い、入力の場合は、Ｑ端子出力を論理反
転した後アンド回路４２．４３へ入力するバッファであ
る。そのアンド回路４２．４３には、前記異常信号及び
異常ポートアドレス信号が入力されている。従って、入
力の場合は、異常信号、異常ポートアドレス信号はたと
え異常でも外部に出力されることはない。

次に、第３図の実施例の動作を説明する。

出力動作の場合は、読み取り端子２５により、入力デー
タがデータバス２４に流れるのを禁止し、書き込み指令
端子１６により、ポートセレクタ２６を切り替え、所定
のポートをセレクトする。そして、前述のようにしてデ
ータを出力する。

入力動作の場合は、アドレスバス２２によって、ポート
セレクタ２６を切り替え、書き込み指令端子１６が、前
記接点を通じて、Ｄフリップフロップ２７のＣＫ端子を
駆動する。それによって、出力データが存在するとその
Ｄフリップフロップ２７は、出力バッフ７１５の動作を
禁止する。更に、読み取り端子２５により、入力データ
がデータバス２４に流れるようにする。また、バッファ
４１によって、異常信号、異常ポートアドレス信号の出
力も禁止される。この様な状態で、入力信号が入力され
ると、アドレスバス２２によってポートセレクタ２１が
切り替えられ、指定されたポートから入力信号が入力さ
れ、データバス２４へ伝送される。

第４図は、拡張用Ｉ１０における実施例であって、第３
図に示す回路を８ビツト（個）集め、８ビツト×３ポー
トの回路とした回路図である。この回路は、その８個の
回路を並列的に同時にチエツクできるものである。その
際、書き込み命令のポートセレクタ、アドレスデコーダ
、カウンタ、入力出力方向保持回路は、１個で共通化１
ノでいる。

同図において、Ｂは、第３図に示す回路の主要部である
。３０は、８個の回路Ｂのエクスクル−シブオア４の出
力を入力するオア（ＯＲ）回路である。その出力は、ア
ンド回路５２を介して、異常信号出力手段５へ接続され
ている。従って、どれか１つの回路Ｂに異常が発生する
と異常信号が発生する。ただ入力する場合の禁止信号の
反転信号（ＬＯＷ信号）が、バッファ４１からアンド回
路５２に入力されている場合は、異常信号は出力されな
い。３１は、８個の回路Ｂのエクスクル−シブオア４の
出力をアンド回路５１を介して、入力し、そのどこから
異常信号が出ているかを示す異常ポートビットアドレス
を出力する手段である。

従って、この場合も、入力する場合の禁止信号の反転信
号（ＬＯＷ信号）が、バッファ４１からアンド回路５１
に入力されている場合は、異常ポートビットアドレス信
号は出力されない。また、異常ポートポートアドレス端
子１４は、アンド回路５３を介して、カウンタ１２の出
力が入力されている。従って、この場合も、入力する場
合の禁止信号の反転信号（ＬＯＷ信号）が、バッファ４
１からアンド回路５３に入力されている場合は、異常ポ
ートアドレス信号は出力されない。なお、３３は、デー
タバス２４からの信号を各８個の回路Ｂに振り分ける回
路である。

第４図に示す回路においては、上記の構成のもとに、異
常があると、異常信号出力手段５に異常信号が発せられ
、また、異常ポートビットアドレス端子３１にその異常
が起こった回路Ｂが出力され、異常ポートポートアドレ
ス端子１４にその中のどのポートで起こったかを示す信
号が出力される。

第５図は、マイクロコンピュータ１００と本発明の入出
力制御装置１０１との間の信号のやり取りを示すブロッ
ク図である。

なお、前記出力ポート状態読み込み手段３の読み取り部
位は、前記入出力ポート用保持手段２の出力端子（Ｑ）
でない他の出力端子（Ｑ）の信号を読み取るものであっ
てもよい。

また、本発明は、入力データを保持する回路にも適用可
能であることはいうまでもない。

［発明の効果］ 以上述べたように、本発明は、コンピュータ側のソフト
ウェアの負担が大きくならず、また、常時チエラフでき
るので、誤動作をすばやく発見でき、さらに、外部の負
荷の側からチエツクする必要もないので、スイッチやセ
ンサを余分に取り付ける必要もない長所を有する入出力
制御装置である。

【図面の簡単な説明】

第１図は、本発明にかかる入出力制御装置の一実施例を
示すブロック図、第２図は、同実施例のさらに詳しい回
路図、第３図は、同装置の入力出力回路への適用された
実施例を示す回路図、第４図は、同装置の拡張用Ｉ１０
への適用された実施例を示す回路図、第５図は、同実施
例の簡略ブロック図である。

Claims (3)

【特許請求の範囲】
1. （１）入力或は出力データを保持する入出力ポート用保
   持手段と、その入出力ポート用保持手段の所定出力信号
   を読み取る入出力ポート状態読み込み手段と、前記入出
   力ポート用保持手段が保持するデータ及び前記入力出力
   ポート状態読み込み手段が保持するデータを比較する比
   較手段と、その比較手段の結果に基づき異常信号を出力
   する異常信号出力手段とを備えたことを特徴とする入出
   力制御装置。
2. （２）前記入出力ポート用保持手段はフリップフロップ
   であり、前記入出力ポート状態読み込み手段は、その入
   出力ポート用保持手段の出力端子（Ｑ）でない他の出力
   端子（￥Ｑ￥）の信号を読み取ることを特徴とする請求
   項１記載の入出力制御装置。
3. （３）前記入出力ポート状態読み込み手段は、入出力ポ
   ート用保持手段の出力端子に接続された入出力バッファ
   の出力端子の信号を読み取ることを特徴とする請求項１
   記載の入出力制御装置。