JPH02146194A - Sample-and-hold circuit - Google Patents
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- JPH02146194A JPH02146194A JP63300093A JP30009388A JPH02146194A JP H02146194 A JPH02146194 A JP H02146194A JP 63300093 A JP63300093 A JP 63300093A JP 30009388 A JP30009388 A JP 30009388A JP H02146194 A JPH02146194 A JP H02146194A
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- 239000003990 capacitor Substances 0.000 claims abstract description 49
- 238000005070 sampling Methods 0.000 claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000003786 synthesis reaction Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 abstract 2
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明はサンプルホールド回路に関し、特に、集積回路
化され所定の基準電圧との差電圧を利用するものに好適
のサンプルホールド回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Field of Application) The present invention relates to a sample and hold circuit, and particularly to a sample and hold circuit that is integrated and is suitable for a circuit that utilizes a voltage difference from a predetermined reference voltage. Regarding circuits.
(従来の技術)
従来、カラーテレビジョン受像機等においては、自動白
レベル調整が行われている。マトリクス回路により得ら
れたR(赤)、G(緑)、B(青)の色信号に、夫々、
白の基準レベルを所定タイミングで挿入し、更に、利得
制御増幅器で増幅した後に受像管のカソードに供給して
いる。受像管のカソードに供給されるR、G、B信号の
レベルを11a記所定タイミングで白の基準レベルと比
較し、両者の差電圧に基づいて利得制御増幅器の利得を
調整することにより、白レベルの自動調整が行われる。(Prior Art) Conventionally, automatic white level adjustment has been performed in color television receivers and the like. For the R (red), G (green), and B (blue) color signals obtained by the matrix circuit,
A white reference level is inserted at a predetermined timing, further amplified by a gain control amplifier, and then supplied to the cathode of the picture tube. The white level is determined by comparing the levels of the R, G, and B signals supplied to the cathode of the picture tube with the white reference level at the predetermined timing described in 11a, and adjusting the gain of the gain control amplifier based on the difference voltage between the two. automatic adjustment is performed.
このように、受像管のカソードに供給されたR、G、B
信号の所定タイミングの瞬時値を白の基準レベルと比較
しようとする場合等には、サンプルホールド回路が使用
される。In this way, R, G, B supplied to the cathode of the picture tube
A sample and hold circuit is used when an instantaneous value of a signal at a predetermined timing is to be compared with a white reference level.
第2図はこのような従来のサンプルホールド回路を示す
回路図である。FIG. 2 is a circuit diagram showing such a conventional sample and hold circuit.
入力端子1と出力端子2との間に接続したスイッチ3は
サンプリング周期でオンとなる。即ち、スイッチ3は入
力信号Siのサンプリング期間にはオンとなり、ホール
ド期間にはオフとなる。サンプリング期間にスイッチ3
がオンになると、ホールドコンデンサ4は入力端子1に
導入された入力信号Siのレベルまで充電する。ホール
ド期間には、スイッチ3がオフとなり、ホールドコンデ
ンサ4は入力信号3iを保持する。前述した自動白レベ
ル調整においては、入力端子1には受像管のカソードに
供給されるR、G、B信号を導入し、スイッチ3は白の
基準レベルの挿入時にオンとなる。差動増幅器5は出力
端子2のR,G、B信号と白の基準レベルVsとの差に
基づいたレベルの差電圧を出力する。この差電圧が利得
制御増幅器に出力されて、R,G、B信号の利得調整が
行われる。A switch 3 connected between the input terminal 1 and the output terminal 2 is turned on at the sampling period. That is, the switch 3 is turned on during the sampling period of the input signal Si, and turned off during the hold period. Switch 3 during sampling period
When turned on, the hold capacitor 4 charges up to the level of the input signal Si introduced into the input terminal 1. During the hold period, switch 3 is turned off and hold capacitor 4 holds input signal 3i. In the automatic white level adjustment described above, the R, G, and B signals supplied to the cathode of the picture tube are introduced into the input terminal 1, and the switch 3 is turned on when the white reference level is inserted. The differential amplifier 5 outputs a differential voltage having a level based on the difference between the R, G, and B signals of the output terminal 2 and the white reference level Vs. This differential voltage is output to a gain control amplifier to adjust the gains of the R, G, and B signals.
ところで、白の基準レベルを11.G、B信号に挿入す
るタイミングは垂直走査期間の開始時であり、サンプリ
ング周期は1垂直周期である。このため、ホールドコン
デンサ4はR,G、B信号を1垂直周期期間保持する必
要があり、このように、1ノンプリング周期が比較的長
い場合には、ホールドコンデンサ4として大官Mのコン
デンサを使用する必要がある。By the way, the white standard level is 11. The timing of insertion into the G and B signals is the start of the vertical scanning period, and the sampling period is one vertical period. Therefore, it is necessary for the hold capacitor 4 to hold the R, G, and B signals for one vertical cycle period.In this way, when one non-pulling cycle is relatively long, a Daikan M capacitor is used as the hold capacitor 4. There is a need to.
このような、従来のサンプルホールド回路を集積回路(
IC>化した場合には、ホールドコンデンサがIC内の
極めて大きな面積を占有してしまうことになる。このた
め、通常、ホールドコンデンサ4は外付けとすることが
多い。しかし、この場合でも、ホールドコンデンサ4を
回路基板に実装するために、大きな面積の基板が必要と
なるという問題があった。そこで、IC化が可能な小容
量のホールドコンデンサを使用して入力信号をサンプリ
ングホールドづることができる回路が提案されている。This kind of integrated circuit (
If the IC becomes large, the hold capacitor will occupy an extremely large area within the IC. For this reason, the hold capacitor 4 is usually provided externally. However, even in this case, there is a problem in that a large area board is required to mount the hold capacitor 4 on the circuit board. Therefore, a circuit that can sample and hold an input signal using a small-capacity hold capacitor that can be integrated into an IC has been proposed.
第3図はこのような従来のサンプルホールド回路を示す
回路図であり、特開昭60−186186号公報で示さ
れたものである。また、第4図は第3図の動作を説明す
るためのタイミングチャートであり、第4図(a)はコ
ンデンサC1の端子電圧を示し、第4図(b)はコンデ
ンサC2の端子電圧を示し、第4図(C)は差動増幅器
8からの差電圧を示している。FIG. 3 is a circuit diagram showing such a conventional sample and hold circuit, which is disclosed in Japanese Patent Application Laid-Open No. 186186/1986. Moreover, FIG. 4 is a timing chart for explaining the operation of FIG. 3, and FIG. 4(a) shows the terminal voltage of capacitor C1, and FIG. 4(b) shows the terminal voltage of capacitor C2. , FIG. 4(C) shows the differential voltage from the differential amplifier 8.
スイッチ81 、S2は入力端子7に導入されるタイミ
ングパルスPにより制御され、サンプリング期間にはオ
ンとなり、ホールド期間にはオフとなる。サンプリング
期間において、スイッチSl。The switches 81 and S2 are controlled by a timing pulse P introduced to the input terminal 7, and are turned on during the sampling period and turned off during the hold period. During the sampling period, switch Sl.
S2がオンになると、ホールドコンデンサc1は入力端
子6に導入された入力信号Stレベルまで充電し、一方
、ホールドコンデンサC2は基準電源9の基準電圧Vs
まで充電する。ホールド期間にはスイッチ31.82は
オフとなり、ホールドコンデンサC1は入力信号Siの
入力信号電圧Viを保持し、ホールドコンデンサC2は
基準電圧Vsを保持する。差動増幅器8はこれらの入力
信号電圧Vi及び基準電圧Vsを入力し、両者の差電圧
を出力する。When S2 is turned on, the hold capacitor c1 charges up to the level of the input signal St introduced into the input terminal 6, while the hold capacitor C2 charges the reference voltage Vs of the reference power supply 9.
Charge up to. During the hold period, the switch 31.82 is turned off, the hold capacitor C1 holds the input signal voltage Vi of the input signal Si, and the hold capacitor C2 holds the reference voltage Vs. The differential amplifier 8 inputs these input signal voltage Vi and reference voltage Vs, and outputs the difference voltage between the two.
ホールドコンデンサCI 、C2の各日が比較的小さい
ものとする。そうすると、第4図(a)。It is assumed that each day of the hold capacitors CI and C2 is relatively small. Then, Fig. 4(a).
(b)に示すように、ホールドコンデンサC1゜C2の
端子電圧は、ホールド期間において漏れ“電流により低
下し、リップルを含んだものとなる。As shown in (b), the terminal voltage of the hold capacitor C1°C2 decreases due to the leakage current during the hold period and includes ripples.
ここで、スイッチ31 、82 、コンデンサCI。Here, switches 31 and 82 and capacitor CI.
C2及び差動増幅器8等のバランスが揃っている場合に
は、コンデンサCI 、C2の端子電圧のリップル周期
はサンプリング周期と一致し、また、リップルの傾斜も
一致づ゛る。従って、差動増幅器8の出力は、第4図(
C)に示すように、コンデンサCI 、C2の端子電圧
のリップルに拘らず一定となる。このように、第3図の
回路では、ホールドコンデンサCI 、C2の容4が小
さい場合であっても、ホールド期間において、入力信号
Siと基準電圧VSとの差電圧を一定にすることができ
る。When C2, the differential amplifier 8, etc. are balanced, the ripple period of the terminal voltages of the capacitors CI and C2 matches the sampling period, and the slope of the ripple also matches. Therefore, the output of the differential amplifier 8 is as shown in FIG.
As shown in C), it remains constant regardless of the ripples in the terminal voltages of capacitors CI and C2. In this way, in the circuit of FIG. 3, even if the capacitance 4 of the hold capacitors CI and C2 is small, the differential voltage between the input signal Si and the reference voltage VS can be kept constant during the hold period.
ところで、第3図の回路では、差動増幅器8の入力オフ
セット電流がOであることが前提となつている。しかし
ながら、集積回路化した差動増幅器8では、2つの入力
端のバイアス電流は若干異なったものとなってしまう。Incidentally, the circuit shown in FIG. 3 is based on the premise that the input offset current of the differential amplifier 8 is O. However, in the differential amplifier 8 that is integrated circuit, the bias currents at the two input terminals are slightly different.
このため、ホールド期間のホールドコンデンサC1,C
2の放N四が異なり、リップルの傾斜が異なったものに
なってしまう。通常、入力バイアス電流は、2つの端子
相互間で約5乃至10%異なり、ホールドコンデンサC
I 、C2の容量が小さい場合には、ホールドコンデン
サCI 、C2の放電場の差が大きくなってしまう。こ
の理由から、ホールドコンデンサCI 、C2の容量は
、第2図のボールドコンデンサ4の容量値に比して約1
/10が限界である。For this reason, hold capacitors C1 and C during the hold period
Since the radiation N4 of the two is different, the slope of the ripple becomes different. Typically, the input bias current differs by about 5-10% between the two terminals, and the hold capacitor C
If the capacitances of I and C2 are small, the difference in the discharge fields of the hold capacitors CI and C2 will become large. For this reason, the capacitance of hold capacitors CI and C2 is approximately 1
/10 is the limit.
従って、前述した自動白レベル調整のように、サンプリ
ング周期が比較的長い場合には、ホールドコンデンサを
tC化すると、ICチップ上での面積占有率が極めて大
きくなり製造コストが高くなる。このため、通常、ホー
ルドコンデンサCI 。Therefore, when the sampling period is relatively long as in the above-mentioned automatic white level adjustment, if the hold capacitor is set to tC, the area occupation rate on the IC chip becomes extremely large and the manufacturing cost becomes high. For this reason, a hold capacitor CI is usually used.
C2は外付けすることになり、2個のホールドコンデン
サCI 、C2を実装するために大きな基板面積を必要
とするという問題があった。Since C2 has to be externally attached, there is a problem in that a large board area is required to mount the two hold capacitors CI and C2.
また、第4図(a)、(b)に示すように、ホールドコ
ンデンサCI 、C2の端子電圧は大きく変動するので
、ダイナミックレンジが減少してしまい、低電源電圧の
回路等のように、電圧配分に余裕がない回路では使用が
vA難であるという問題もあった。Furthermore, as shown in Figures 4(a) and (b), the terminal voltages of the hold capacitors CI and C2 fluctuate greatly, reducing the dynamic range. There was also the problem that it was difficult to use vA in circuits that did not have enough allocation.
(発明が解決しようとする課題)
このように、上述した従来のサンプルホールド回路にお
いては、ホールドコンデンサを集積回路化づることは困
難であり、2個のホールドコンデンサを外付は部品とし
て回路基板に実装する必要があることから、基板面積が
極めて大きくなってしまうという問題点があった。(Problems to be Solved by the Invention) As described above, in the conventional sample-and-hold circuit described above, it is difficult to integrate the hold capacitor into an integrated circuit, and the two hold capacitors cannot be attached externally to the circuit board as components. Since it needs to be mounted, there is a problem in that the board area becomes extremely large.
本発明はかかる問題点に鑑みてなされたものであって、
電源利用率を低下さけることなく、外付はコンデンサの
数を1つにして回路を小型化することができるサンプル
ホールド回路を提供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a sample and hold circuit that can reduce the size of the circuit by reducing the number of external capacitors to one without reducing power utilization.
[発明の構成]
(課題を解決するための手段)
本発明は、一方端に入力信号電圧を導入し他方端が第1
の出力端子に接続しサンプリング期間にオンとなりホー
ルド期間にオフとなる第1のスイッチと、一方端に基準
電圧を導入し他方端が第2の出力端子に接続しサンプリ
ング期間にオンとなりホールド期間にオフとなる第2の
スイッチと、眞記第1及び第2のスイッチの他方端相互
間に接続されサンプリング期間に前記入力信号電圧と基
準電圧との差電圧まで充電しホールド期間にこの差電圧
を保持するホールドコンデンサと、前記入力信号電圧と
基準電圧との中点電圧を発生する中点電圧発生手段と、
前記差電圧の略1/2の電圧に前記中点電圧を加算し°
C前記第2の出力端に供給する電圧合成回路とを具漏し
たものである。[Structure of the Invention] (Means for Solving the Problems) The present invention introduces an input signal voltage to one end, and the other end
A first switch is connected to the output terminal of the switch and is turned on during the sampling period and turned off during the hold period, and a reference voltage is introduced into one end of the switch, and the other end is connected to the second output terminal, which is turned on during the sampling period and turned off during the hold period. A second switch that is turned off is connected between the other ends of the first and second switches, and is charged to the difference voltage between the input signal voltage and the reference voltage during the sampling period, and this difference voltage is used during the hold period. a hold capacitor for holding; a midpoint voltage generating means for generating a midpoint voltage between the input signal voltage and the reference voltage;
Add the midpoint voltage to approximately 1/2 of the voltage difference.
C, the voltage combining circuit that supplies the voltage to the second output terminal is omitted.
(作用)
本発明においては、サンプリング期間においては、ホー
ルドコンデンサの端子電圧は入力信号電圧と基準電圧と
の差電圧まで上昇する。ホールドコンデンサはホールド
期間にはこの差電圧を保持し、第1及び第2の出力端子
相互間の電位差は一定となる。電圧合成回路はホールド
コンデンサに保持された差電圧の略1/2の電圧に中点
電圧を加算して第2の出力端子に供給している。これに
より、ホールド期間において、第2の出力端子に現れる
電圧は、サンプリング期間に第2の出力端子に現れた電
圧と同一となる。従って、ホールド期間においても、第
1及び第2の出力端子には、サンプリング期間において
出力される電圧と同一の電圧が現れる。(Function) In the present invention, during the sampling period, the terminal voltage of the hold capacitor increases to the voltage difference between the input signal voltage and the reference voltage. The hold capacitor holds this differential voltage during the hold period, and the potential difference between the first and second output terminals becomes constant. The voltage synthesis circuit adds a midpoint voltage to approximately 1/2 of the differential voltage held in the hold capacitor and supplies the added voltage to the second output terminal. Thereby, the voltage appearing at the second output terminal during the hold period is the same as the voltage appearing at the second output terminal during the sampling period. Therefore, even during the hold period, the same voltage appears at the first and second output terminals as the voltage output during the sampling period.
(実施例)
以下、図面に基づいて本発明の詳細な説明する。第1図
は本発明に係るサンプルホールド回路の一実施例を示す
回路図である。(Example) Hereinafter, the present invention will be described in detail based on the drawings. FIG. 1 is a circuit diagram showing an embodiment of a sample and hold circuit according to the present invention.
入力端子11には入力信号S1を導入し、入力端子12
には基準電圧Vsを印加する。入力信号3i及び基準電
圧VSを夫々スイッチ回路14のスイッチ83.84の
端子aに供給すると共に、中点電圧発生回路13にも供
給覆る。中点電圧発生回路13は入力信号3iの電圧と
基準電圧Vsとの中点電圧Via+を発生し、抵抗21
を介して後述する差動増幅器24の非反転端に基llI
!電位として供給する。なお、サンプリング期間の入力
信号Siの電圧(入力信号電圧)はViであるものとす
る。Input signal S1 is introduced into input terminal 11, and input signal S1 is introduced into input terminal 12.
A reference voltage Vs is applied to. The input signal 3i and the reference voltage VS are supplied to the terminals a of the switches 83 and 84 of the switch circuit 14, respectively, and are also supplied to the midpoint voltage generation circuit 13. The midpoint voltage generation circuit 13 generates a midpoint voltage Via+ between the voltage of the input signal 3i and the reference voltage Vs, and
llI based on the non-inverting end of the differential amplifier 24 to be described later via
! Supplied as electric potential. Note that it is assumed that the voltage of the input signal Si (input signal voltage) during the sampling period is Vi.
スイッチ33.34はサンプリング期間にはオンとなり
、ボールド期間にはオフとなる。スイッチS3,84の
端子すは夫々バッファアンプ15゜16の入力端に接続
しており、スイッチ83 、 S4の端子す相互間には
ホールドコンデンサC3を接続している。バッファアン
プ15.16は利得が1の増幅器であり、その出力端は
夫々出力端子17.18に接続すると共に、抵抗19.
20を夫々介して差動増幅器24の反転端及び非反転端
に夫々接続する。Switches 33, 34 are on during the sampling period and off during the bold period. The terminals of switches S3 and 84 are connected to the input terminals of buffer amplifiers 15 and 16, respectively, and a hold capacitor C3 is connected between the terminals of switches 83 and S4. Buffer amplifiers 15 and 16 are amplifiers with a gain of 1, and their output terminals are connected to output terminals 17 and 18, respectively, and resistors 19.
20 are connected to the inverting end and the non-inverting end of the differential amplifier 24, respectively.
差動増幅器24の出力端は抵抗22を介して反転入力端
に接続すると共に、抵抗23を介してバッファアンプ1
6の入力端に接続する。なお、抵抗19.20の抵抗値
は2Rであり、抵抗21.22の抵抗値はRである。こ
れら抵抗19乃至22及び差動増幅?S24により電圧
合成回路25を構成する。電圧合成回路25は、中点電
圧発生回路13により得られる中点電圧■1IIlに、
出力端子17.18に現れる信号の電位差の1/2の電
圧を逆相で加算した電圧Vcmを出力するようになつτ
いる。The output terminal of the differential amplifier 24 is connected to the inverting input terminal via a resistor 22, and is also connected to the buffer amplifier 1 via a resistor 23.
Connect to the input terminal of 6. Note that the resistance value of the resistor 19.20 is 2R, and the resistance value of the resistor 21.22 is R. These resistors 19 to 22 and differential amplification? The voltage synthesis circuit 25 is configured by S24. The voltage synthesis circuit 25 converts the midpoint voltage ■1IIl obtained by the midpoint voltage generation circuit 13 into
A voltage Vcm obtained by adding 1/2 voltage of the potential difference between the signals appearing at the output terminals 17 and 18 in opposite phase is outputted τ
There is.
次に、このように構成された実施例回路の動作について
説明する。Next, the operation of the embodiment circuit configured as described above will be explained.
サンプリング期訓においては、スイッチ回路14のスイ
ッチ83.84はいずれもオンとなり、ホールドコンデ
ンサC3の端子電圧VCは■1−VSまで上昇する。出
力端子17.18には、夫々入力信号電圧Vi及び基準
電圧VSが現れる。During the sampling period, both switches 83 and 84 of the switch circuit 14 are turned on, and the terminal voltage VC of the hold capacitor C3 rises to 1-VS. The input signal voltage Vi and the reference voltage VS appear at the output terminals 17 and 18, respectively.
ホールド期間になると、スイッチ回路14のスイッチ8
3.84はオフとなり、バッファアンプ15゜16の入
力端の電位差はコンデンサC3の端子電圧VCに固定さ
れ、出力端子17.18の電位差もVCに固定される。During the hold period, the switch 8 of the switch circuit 14
3.84 is turned off, the potential difference between the input terminals of the buffer amplifiers 15 and 16 is fixed to the terminal voltage VC of the capacitor C3, and the potential difference between the output terminals 17 and 18 is also fixed to VC.
抵抗19.20の抵抗値が2Rであり、抵抗21.22
の抵抗値がRであり、電圧合成回路25には、中点電圧
発生回路13から中点電圧Vilが基準電位として与え
られていることから、電圧合成回路25の出力端には、
出力端子17.18の電位差Vcの1/2の電圧に、中
点電圧発生回路13の中点電圧vimを逆相で加算した
電圧が現れる。即ち、電圧合成回路25の出力端は下記
式(1)に示す電圧Vcmをバッファアンプ16の入力
端に供給する。The resistance value of resistor 19.20 is 2R, and the resistance value of resistor 21.22
Since the resistance value of is R and the voltage synthesis circuit 25 is given the midpoint voltage Vil from the midpoint voltage generation circuit 13 as a reference potential, the output terminal of the voltage synthesis circuit 25 is
A voltage that is obtained by adding the midpoint voltage vim of the midpoint voltage generation circuit 13 in opposite phase to the voltage that is 1/2 of the potential difference Vc between the output terminals 17 and 18 appears. That is, the output terminal of the voltage synthesis circuit 25 supplies the voltage Vcm shown in the following equation (1) to the input terminal of the buffer amplifier 16.
VC=Vl−Vsであり、Vim= である
ので、バッファアンプ16の入力端には下記式(2)に
示す電圧VCI11が供給されることになる。Since VC=Vl-Vs and Vim=, the voltage VCI11 shown in the following equation (2) is supplied to the input terminal of the buffer amplifier 16.
=Vs ・・・
(2)即ら、バッファアンプ16の入力端には、スイッ
チ14がオフとなってホールド期間となる直前にスイッ
チS4に尋人される33 i 1圧VSと同一レベルの
電圧をホールド期間において印加することになる。また
、バッファアンプ150入力端に(よバッファアンプ1
6の入力端の電圧にホールドコンデンサC3の端子電圧
Vcを加えた電圧、即ち、ホールド期間の開始直前にス
イッチS3に導入された入力信号電圧v1と同一の電圧
を印加することになる。従って、出力端子17.18か
らは、ホールド期間においても、サンプリング期間と同
一の電圧■i 、VSが夫々出力されることになる。=Vs...
(2) That is, a voltage at the same level as the 33 i 1 voltage VS applied to the switch S4 immediately before the switch 14 is turned off and the hold period begins is applied to the input terminal of the buffer amplifier 16 during the hold period. I will do it. Also, at the input terminal of buffer amplifier 150 (buffer amplifier 1
6 plus the terminal voltage Vc of the hold capacitor C3, that is, the same voltage as the input signal voltage v1 introduced into the switch S3 immediately before the start of the hold period. Therefore, the same voltages i and VS as in the sampling period are output from the output terminals 17 and 18 during the hold period, respectively.
このように、本実施例においては、出力電圧の差分を保
持する1個のホールドコンデンサC3を設けることによ
り、入力信号のサンプリング及びホールドが可能であり
、ホールドコンデンサの個数が1個であることから基板
面積を小さクツ゛ることができる。In this way, in this embodiment, by providing one hold capacitor C3 that holds the difference in output voltage, it is possible to sample and hold the input signal, and since the number of hold capacitors is one, The board area can be reduced.
なお、実際には、スイッチ回路14のオフセット及び電
圧合成回路25の合成N+ >C等により、電圧合成回
路25の出力電圧Vcmは、ホールド期間の直前にスイ
ッチS4に導入される電圧VSとは正確には一致しない
。しかし、この場合でも、出力端子17、18相互間の
電位差VCに変化はな(、出力端子17.18に現れる
電圧の差分を利用するときは問題ない。また、このよう
な出力電圧Vcmと基準電圧VSとの誤差分は、電源電
圧に比して極めて小さな値であり、この誤差分によりダ
イナミックレンジが大幅に減少してしまうということは
ない。In reality, due to the offset of the switch circuit 14 and the synthesis N+ >C of the voltage synthesis circuit 25, the output voltage Vcm of the voltage synthesis circuit 25 is not exactly the voltage VS introduced into the switch S4 immediately before the hold period. does not match. However, even in this case, there is no change in the potential difference VC between the output terminals 17 and 18 (there is no problem when using the difference in voltage appearing at the output terminals 17 and 18. The error with the voltage VS is an extremely small value compared to the power supply voltage, and the dynamic range will not be significantly reduced by this error.
また、出力端子17.18に差動増幅器を接続した場合
、この差動増幅器の2つの入力端子相互間の入力バイア
ス電流が異なったものであっても、ホールドコンデンサ
C3が入力信号電圧Vi と基準電圧VSとの差電圧を
保持−4ることから、ホールドコンデンサC3の容量は
第3図の従来回路よりも小さなものにすることができる
。Furthermore, when a differential amplifier is connected to the output terminals 17 and 18, even if the input bias currents between the two input terminals of this differential amplifier are different, the hold capacitor C3 is connected to the input signal voltage Vi and the reference Since the voltage difference from the voltage VS is held by -4, the capacitance of the hold capacitor C3 can be made smaller than that of the conventional circuit shown in FIG.
[発明の効果]
以上説明したように本発明によれば、1個のホールドコ
ンデンサを設けることにより、入力信号のサンプリング
及びホールドが可能であり、集積回路化した場合に、実
装基板面積を小さくすることができる。[Effects of the Invention] As explained above, according to the present invention, by providing one hold capacitor, it is possible to sample and hold the input signal, and when it is integrated into an integrated circuit, the mounting board area can be reduced. be able to.
第1図は本発明に係る罎ノンプルホールド回路の一実施
例を示す回路図、第2図及び第3図は従来のサンプルホ
ールド回路を示す回路図、第4図は第3図の動作を説明
りるためのタイミングチャートである。
11、12・・・入力端子、13・・・中点電圧発生回
路、14・・・スイッヂ回路、17.18・・・出力端
子、19乃至23・・・抵抗、24・・・差動増幅器、
25・・・電圧合成回路。
14スイッチ回路
第1図
第3図
第2図
(C)
差!迂
丁−一一一一
第4図FIG. 1 is a circuit diagram showing an embodiment of the non-pull hold circuit according to the present invention, FIGS. 2 and 3 are circuit diagrams showing conventional sample and hold circuits, and FIG. 4 shows the operation of FIG. 3. This is a timing chart for explanation. 11, 12... Input terminal, 13... Midpoint voltage generation circuit, 14... Switch circuit, 17.18... Output terminal, 19 to 23... Resistor, 24... Differential amplifier ,
25...Voltage synthesis circuit. 14 switch circuit Figure 1 Figure 3 Figure 2 (C) Difference! Detour - 1111 Figure 4
Claims (1)
に接続しサンプリング期間にオンとなりホールド期間に
オフとなる第1のスイッチと、一方端に基準電圧を導入
し他方端が第2の出力端子に接続しサンプリング期間に
オンとなりホールド期間にオフとなる第2のスイッチと
、 前記第1及び第2のスイッチの他方端相互間に接続され
サンプリング期間に前記入力信号電圧と基準電圧との差
電圧まで充電しホールド期間にこの差電圧を保持するホ
ールドコンデンサと、前記入力信号電圧と基準電圧との
中点電圧を発生する中点電圧発生手段と、 前記差電圧の略1/2の電圧に前記中点電圧を加算して
前記第2の出力端に供給する電圧合成回路とを具備した
ことを特徴とするサンプルホールド回路。[Claims] A first switch that introduces an input signal voltage into one end, connects the other end to a first output terminal, turns on during a sampling period and turns off during a hold period, and introduces a reference voltage into one end. a second switch whose other end is connected to the second output terminal and which is turned on during the sampling period and turned off during the hold period; and a second switch which is connected between the other ends of the first and second switches and which is connected to the input terminal during the sampling period. a hold capacitor that charges up to a voltage difference between a signal voltage and a reference voltage and holds this voltage difference during a hold period; a midpoint voltage generating means that generates a midpoint voltage between the input signal voltage and the reference voltage; and a voltage difference between the input signal voltage and the reference voltage. and a voltage synthesis circuit that adds the midpoint voltage to approximately 1/2 of the voltage and supplies the resultant to the second output terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63300093A JP2654142B2 (en) | 1988-11-28 | 1988-11-28 | Sample hold circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH02146194A true JPH02146194A (en) | 1990-06-05 |
JP2654142B2 JP2654142B2 (en) | 1997-09-17 |
Family
ID=17880627
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63300093A Expired - Lifetime JP2654142B2 (en) | 1988-11-28 | 1988-11-28 | Sample hold circuit |
Country Status (1)
Country | Link |
---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7026804B2 (en) * | 2002-06-25 | 2006-04-11 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
WO2009128191A1 (en) * | 2008-04-18 | 2009-10-22 | パナソニック株式会社 | Amplitude control circuit, polar modulating transmission circuit and polar modulating method |
JP2010533930A (en) * | 2007-07-19 | 2010-10-28 | マイクロン テクノロジー, インク. | Analog detection of memory cells in solid state memory devices |
CN110867166A (en) * | 2018-08-27 | 2020-03-06 | 奕力科技股份有限公司 | Buffer circuit |
-
1988
- 1988-11-28 JP JP63300093A patent/JP2654142B2/en not_active Expired - Lifetime
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US8243854B2 (en) | 2008-04-18 | 2012-08-14 | Panasonic Corporation | Amplitude control circuit, polar modulation transmission circuit and polar modulation method |
CN110867166A (en) * | 2018-08-27 | 2020-03-06 | 奕力科技股份有限公司 | Buffer circuit |
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