JPH02143583A - メモリモジュール - Google Patents
メモリモジュールInfo
- Publication number
- JPH02143583A JPH02143583A JP63298609A JP29860988A JPH02143583A JP H02143583 A JPH02143583 A JP H02143583A JP 63298609 A JP63298609 A JP 63298609A JP 29860988 A JP29860988 A JP 29860988A JP H02143583 A JPH02143583 A JP H02143583A
- Authority
- JP
- Japan
- Prior art keywords
- printed wiring
- wiring board
- memory module
- solder
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 229910000679 solder Inorganic materials 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 6
- 239000011521 glass Substances 0.000 abstract description 6
- 239000004593 Epoxy Substances 0.000 abstract description 5
- 239000011889 copper foil Substances 0.000 abstract description 5
- 238000007711 solidification Methods 0.000 abstract 1
- 230000008023 solidification Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000001816 cooling Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 239000006071 cream Substances 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体メモリ素子を一枚のプリント配
vA板の片側の表面にのみ搭載することによって成るメ
モリモジュールにおいて、特に多層構造のプリント配線
板を用いるものに関するものである。
vA板の片側の表面にのみ搭載することによって成るメ
モリモジュールにおいて、特に多層構造のプリント配線
板を用いるものに関するものである。
メモリモジュールは、主プリント配線板(マザーボード
)上の限られた空間内にできるだけ多くの部品を搭載す
る実装方式、すなわち高田度実装を実現するために開発
されたもので、−枚の小形プリント配線板(ドータボー
ド)上に複数個の半導体メモリが実装されて成るメモリ
ボードの一種である。メモリモジュールはマザーボード
に用意されたソケットに挿入することによって実装する
方式や、マザーボード上のスルーホールに直接はんだ実
装する方式などがある。いずれの実装方式においてもメ
モリモジュールに反りやゆがみといった寸法誤差があっ
てはスムーズな実装が望めないため、できるだけ高精度
な仕上がりであることが求められる。
)上の限られた空間内にできるだけ多くの部品を搭載す
る実装方式、すなわち高田度実装を実現するために開発
されたもので、−枚の小形プリント配線板(ドータボー
ド)上に複数個の半導体メモリが実装されて成るメモリ
ボードの一種である。メモリモジュールはマザーボード
に用意されたソケットに挿入することによって実装する
方式や、マザーボード上のスルーホールに直接はんだ実
装する方式などがある。いずれの実装方式においてもメ
モリモジュールに反りやゆがみといった寸法誤差があっ
てはスムーズな実装が望めないため、できるだけ高精度
な仕上がりであることが求められる。
従来のメモリモジュールは例えばSem1con Ne
wsトリプルA(三菱電機側発行、!1h19.198
8年3月号)P6〜7に記載のような仕様のものがあり
、複数の半導体メモリ素子を一枚のプリント配線板の表
裏両面に搭載する両面実装と、プリント配線板の片側の
表面にのみ搭載する片面実装の2種類があるが、このう
ち片面実装のメモリモジュールは第4図に示すような断
面構造をしている0図において、1は半導体メモリ、2
は半導体メモリ1とプリント配線板を接続するためのは
んだ、5はガラス布基材エポキシ樹脂層(以下ガラスエ
ポキシ層と称する)、6aはプリント配線板表面の信号
層、6bは裏面の信号層、6Cは信号層、6dは電源層
、6eはアース層、6fは信号層、7は銅めっきスルー
ホール、10は以上を集めてなる多層プリント配線板で
ある。
wsトリプルA(三菱電機側発行、!1h19.198
8年3月号)P6〜7に記載のような仕様のものがあり
、複数の半導体メモリ素子を一枚のプリント配線板の表
裏両面に搭載する両面実装と、プリント配線板の片側の
表面にのみ搭載する片面実装の2種類があるが、このう
ち片面実装のメモリモジュールは第4図に示すような断
面構造をしている0図において、1は半導体メモリ、2
は半導体メモリ1とプリント配線板を接続するためのは
んだ、5はガラス布基材エポキシ樹脂層(以下ガラスエ
ポキシ層と称する)、6aはプリント配線板表面の信号
層、6bは裏面の信号層、6Cは信号層、6dは電源層
、6eはアース層、6fは信号層、7は銅めっきスルー
ホール、10は以上を集めてなる多層プリント配線板で
ある。
このようなメモリモジュールは例えばプリント回路技術
便覧(社団法人日本プリント回路工業金線、日刊工業新
聞社刊、昭和62年2月発行)P2S5に記載のように
、第5図fa)〜(e)のような工程を経て製造される
。第5図Ta)は半導体メモリを搭載する多層プリント
配線板11、第5図(b)はスクリーン印刷法によって
ソルダクリーム12が多層プリント配線板11に印刷さ
れた状態、第5図(C)は表面実装タイプの半導体メモ
リ1を装着した状態、第5図(d)は気相はんだ付は装
置15によるはんだリフロー工程で、2aは溶融したは
んだを示す。
便覧(社団法人日本プリント回路工業金線、日刊工業新
聞社刊、昭和62年2月発行)P2S5に記載のように
、第5図fa)〜(e)のような工程を経て製造される
。第5図Ta)は半導体メモリを搭載する多層プリント
配線板11、第5図(b)はスクリーン印刷法によって
ソルダクリーム12が多層プリント配線板11に印刷さ
れた状態、第5図(C)は表面実装タイプの半導体メモ
リ1を装着した状態、第5図(d)は気相はんだ付は装
置15によるはんだリフロー工程で、2aは溶融したは
んだを示す。
また、第5図(e)は完成したメモリモジュール20で
2bは凝固したはんだである。
2bは凝固したはんだである。
従来のメモリモジュールは以上のような製造工程を経て
製作されており、半導体メモリ1を搭載するプリント配
線板11は第4図に示したようにその断面の内層回路が
ほぼ対称構造であるため、第5図(d+のはんだリフロ
ー工程において熱によりプリント配線板11が膨張した
状態ではんだ12が溶融し、その後の冷却工程において
プリント配線板11が十分収縮していない温度(通常は
180℃以上)ではんだが凝固すると、半導体メモリを
搭載した側の収縮が凝固したはんだ2bと半導体メモリ
1によるくさび効果によって機械的に阻止される結果、
室温まで冷却した状態では第2図(elに示すように、
メモリモジュール20に反りが生じ、メモリモジュール
20をマザーボードに実装する場合に装着が困難になる
という欠点があった。このような欠点は、メモリモジュ
ール20に搭載する半導体メモリ1が大容量化するに伴
って大形化し、同時にプリント配線板11の面積が増大
する傾向にあってますます顕著化してくる。
製作されており、半導体メモリ1を搭載するプリント配
線板11は第4図に示したようにその断面の内層回路が
ほぼ対称構造であるため、第5図(d+のはんだリフロ
ー工程において熱によりプリント配線板11が膨張した
状態ではんだ12が溶融し、その後の冷却工程において
プリント配線板11が十分収縮していない温度(通常は
180℃以上)ではんだが凝固すると、半導体メモリを
搭載した側の収縮が凝固したはんだ2bと半導体メモリ
1によるくさび効果によって機械的に阻止される結果、
室温まで冷却した状態では第2図(elに示すように、
メモリモジュール20に反りが生じ、メモリモジュール
20をマザーボードに実装する場合に装着が困難になる
という欠点があった。このような欠点は、メモリモジュ
ール20に搭載する半導体メモリ1が大容量化するに伴
って大形化し、同時にプリント配線板11の面積が増大
する傾向にあってますます顕著化してくる。
この発明はこのような従来のメモリモジュールの構造上
の欠点を除去するために成されたもので、従来の製造プ
ロセスを変更することなしに完成時に反りが生じない、
高精度なメモリモジュールを提供することを目的とする
。
の欠点を除去するために成されたもので、従来の製造プ
ロセスを変更することなしに完成時に反りが生じない、
高精度なメモリモジュールを提供することを目的とする
。
この発明に係るメモリモジュールは、多層プリント配線
板の内層回路の断面構造を、上記半導体メモリ素子を実
装した側が高密度になるよう上下方向に非対称にしたも
のである。
板の内層回路の断面構造を、上記半導体メモリ素子を実
装した側が高密度になるよう上下方向に非対称にしたも
のである。
本発明においては、メモリモジュール用多層プリント配
線板の内層板の断面構造を、半導体メモリが実装された
側が高密度になるような上下方向に非対称な構造とした
ので、はんだリフロー工程で従来の冷却工程で生じてい
た凸型の反りと逆方向の凹型の反りが生じるようになり
、その後の冷却工程において発生する反りを相殺でき、
完成時点における反りやゆがみを抑えることができる。
線板の内層板の断面構造を、半導体メモリが実装された
側が高密度になるような上下方向に非対称な構造とした
ので、はんだリフロー工程で従来の冷却工程で生じてい
た凸型の反りと逆方向の凹型の反りが生じるようになり
、その後の冷却工程において発生する反りを相殺でき、
完成時点における反りやゆがみを抑えることができる。
以下、この発明の一実施例を図面を用いて説明する。
第1図はこの発明の一実施例によるメモリモジュールの
断面構造を示す図であり、特に、プリント配線板の要部
を6層配線板を例として示したものである。また、第2
図(al〜(elは第1図のメモリモジュールの製造方
法を示す図である0両図において、lは半導体メモリ、
2ははんだ、2aは溶融したはんだ、2bは凝固したは
んだ、5はガラスエポキシ層、6aはプリント配線板表
面の信号層、6bは裏面の信号層、6cは信号層、6d
は電源層、6eはアース層、6fは信号層、7は銅めっ
きスルーホール、10は以上を集めて成る多層プリント
配線板、12はソルダクリーム、15は気相はんだ付は
装置、20はメモリモジュールである。このような構造
において、電源層6dは例えば厚さ70μmの電解銅箔
を用いた厚い層で、それ以外の1i6a、6b、6c、
6e、6fは例えば厚さ35μmの電解f1箔を用いた
層である。
断面構造を示す図であり、特に、プリント配線板の要部
を6層配線板を例として示したものである。また、第2
図(al〜(elは第1図のメモリモジュールの製造方
法を示す図である0両図において、lは半導体メモリ、
2ははんだ、2aは溶融したはんだ、2bは凝固したは
んだ、5はガラスエポキシ層、6aはプリント配線板表
面の信号層、6bは裏面の信号層、6cは信号層、6d
は電源層、6eはアース層、6fは信号層、7は銅めっ
きスルーホール、10は以上を集めて成る多層プリント
配線板、12はソルダクリーム、15は気相はんだ付は
装置、20はメモリモジュールである。このような構造
において、電源層6dは例えば厚さ70μmの電解銅箔
を用いた厚い層で、それ以外の1i6a、6b、6c、
6e、6fは例えば厚さ35μmの電解f1箔を用いた
層である。
本発明によるプリント配線板11は内層板の中では面積
が大きい電源層6dに、厚い電解銅箔を使用し、半導体
メモリ1搭載側の表面近くに配置することによって、プ
リント配線板11を非対称の断面構造としたもので、そ
の結果、次に述べるような効果を得ることができる。つ
まり本実施例では従来の第5図に示した工程のうち、特
に(d)及びtelの工程が第2図に示した(d)、及
び(e)のような工程になる。すなわち第2図fa)〜
(e)に示したはんだリフロー工程において、熱により
プリント配線板が膨張した状態ではプリント配線板11
のガラスエポキシ積層板5と内層板の非対称性に基づく
線膨張係数の違いによる反りが生じたままはんだが溶融
するため、その後の冷却工程において、はんだが凝固す
ることによる半導体メモリ搭載側のプリント配線板の収
縮が阻止されても、室温まで冷却した状態では第2図(
ill)に示した様に、メモリモジュール全体としての
反りが相殺されることとなり、平坦なメモリモジュール
を提供することができる。
が大きい電源層6dに、厚い電解銅箔を使用し、半導体
メモリ1搭載側の表面近くに配置することによって、プ
リント配線板11を非対称の断面構造としたもので、そ
の結果、次に述べるような効果を得ることができる。つ
まり本実施例では従来の第5図に示した工程のうち、特
に(d)及びtelの工程が第2図に示した(d)、及
び(e)のような工程になる。すなわち第2図fa)〜
(e)に示したはんだリフロー工程において、熱により
プリント配線板が膨張した状態ではプリント配線板11
のガラスエポキシ積層板5と内層板の非対称性に基づく
線膨張係数の違いによる反りが生じたままはんだが溶融
するため、その後の冷却工程において、はんだが凝固す
ることによる半導体メモリ搭載側のプリント配線板の収
縮が阻止されても、室温まで冷却した状態では第2図(
ill)に示した様に、メモリモジュール全体としての
反りが相殺されることとなり、平坦なメモリモジュール
を提供することができる。
なお、上記実施例では内層板のうち電源N6dを厚くし
た例を示したが、内層板の中ではtB層6d同様、面積
の大きいアースJi6eを厚くしてもよい。ただしこの
場合は電源層6dとアース層6eの位置を上記実施例と
は逆にする必要がある。
た例を示したが、内層板の中ではtB層6d同様、面積
の大きいアースJi6eを厚くしてもよい。ただしこの
場合は電源層6dとアース層6eの位置を上記実施例と
は逆にする必要がある。
また上記実施例では内層板に厚い銅箔を用いた例を示し
たが、特に厚い内層板を用いなくても電源層6dとアー
スN6eの双方を本発明の他の実施例の第3図に示すよ
うな断面構造に配置するようにしてもよく、また、さら
には電源層6dとアースj!i 6 eの双方に厚い銅
箔を使用したうえで第3図に示すような断面構造になる
ように配置してもよく、いずれの場合においても上記実
施例と同様な効果を奏する。
たが、特に厚い内層板を用いなくても電源層6dとアー
スN6eの双方を本発明の他の実施例の第3図に示すよ
うな断面構造に配置するようにしてもよく、また、さら
には電源層6dとアースj!i 6 eの双方に厚い銅
箔を使用したうえで第3図に示すような断面構造になる
ように配置してもよく、いずれの場合においても上記実
施例と同様な効果を奏する。
以上のように本発明においては、多層プリント配線板の
内層回路の断面構造を、上下方向に非対称とし、半導体
メモリ素子を実装した上方側が高密度になるようにした
ので、はんだリフロー時に凹型の反りが生じることとな
り、従来に問題となっていた冷却時に生じる凸型の反り
に伴う寸法変化を相殺することができる。従って、反り
の無い平坦な高精度のメモリモジュールを得ることがで
き、さらにはメモリモジュールを実装する際ノ歩留りを
向上できる効果がある。
内層回路の断面構造を、上下方向に非対称とし、半導体
メモリ素子を実装した上方側が高密度になるようにした
ので、はんだリフロー時に凹型の反りが生じることとな
り、従来に問題となっていた冷却時に生じる凸型の反り
に伴う寸法変化を相殺することができる。従って、反り
の無い平坦な高精度のメモリモジュールを得ることがで
き、さらにはメモリモジュールを実装する際ノ歩留りを
向上できる効果がある。
第1図は本発明の一実施例によるメモリモジュールの断
面構造を示す図、第2図(a)〜(ill1は第1図の
メモリモジュールの製造工程を示す図、第3図は本発明
の他の実施例によるメモリモジュールの断面構造を示す
図、第4図は従来のメモリモジュールの断面構造を示す
図、第5図(a)〜(elは第4図のメモリモジュール
の製造工程を示す図である。 図において、1は半導体メモリ、2ははんだ、2aは溶
融したはんだ、2bは凝固したはんだ、5はガラスエポ
キシ層、6aはプリント配線板表面の信号層、6bは裏
面の信号層、6cは信号層、6dは電源層、6eはアー
ス層、6fは信号層、7は銅めっきスルーホール、10
は多層プリント配線板、12はソルダクリーム、15は
気相はんだ付は装置、20はメモリモジュールである。 なお図中同一符号は同−又は相当部分を示す。
面構造を示す図、第2図(a)〜(ill1は第1図の
メモリモジュールの製造工程を示す図、第3図は本発明
の他の実施例によるメモリモジュールの断面構造を示す
図、第4図は従来のメモリモジュールの断面構造を示す
図、第5図(a)〜(elは第4図のメモリモジュール
の製造工程を示す図である。 図において、1は半導体メモリ、2ははんだ、2aは溶
融したはんだ、2bは凝固したはんだ、5はガラスエポ
キシ層、6aはプリント配線板表面の信号層、6bは裏
面の信号層、6cは信号層、6dは電源層、6eはアー
ス層、6fは信号層、7は銅めっきスルーホール、10
は多層プリント配線板、12はソルダクリーム、15は
気相はんだ付は装置、20はメモリモジュールである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)複数の半導体メモリ素子を多層プリント配線板の
片側の表面にのみ実装してなるメモリモジュールにおい
て、 上記多層プリント配線板の内層回路の断面構造を、上記
半導体メモリ素子を実装した側が高密度になるよう上下
方向に非対称としたことを特徴とするメモリモジュール
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63298609A JPH02143583A (ja) | 1988-11-25 | 1988-11-25 | メモリモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63298609A JPH02143583A (ja) | 1988-11-25 | 1988-11-25 | メモリモジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02143583A true JPH02143583A (ja) | 1990-06-01 |
Family
ID=17861942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63298609A Pending JPH02143583A (ja) | 1988-11-25 | 1988-11-25 | メモリモジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02143583A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461774A (en) * | 1994-03-25 | 1995-10-31 | Motorola, Inc. | Apparatus and method of elastically bowing a base plate |
EP0735807A1 (en) * | 1995-03-27 | 1996-10-02 | Canon Kabushiki Kaisha | Electric-circuit board for a display apparatus |
EP0805492A2 (de) * | 1996-04-03 | 1997-11-05 | Jürgen Dr.-Ing. Schulz-Harder | Gewölbtes Metall-Keramik-Substrat |
JP2001217514A (ja) * | 2000-02-03 | 2001-08-10 | Denso Corp | 多層配線基板 |
US6291775B1 (en) * | 1998-04-21 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding land waving prevention pattern |
WO2007052422A1 (ja) * | 2005-11-01 | 2007-05-10 | Murata Manufacturing Co., Ltd. | 回路装置の製造方法および回路装置 |
JP2007526584A (ja) * | 2004-03-03 | 2007-09-13 | ハベル、インコーポレーテッド | データ端末装置、電力供給、およびデータ収集のための回路分離を備えるミッドスパン型パッチ・パネル |
JP2012099692A (ja) * | 2010-11-04 | 2012-05-24 | Ngk Spark Plug Co Ltd | 多層配線基板 |
-
1988
- 1988-11-25 JP JP63298609A patent/JPH02143583A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461774A (en) * | 1994-03-25 | 1995-10-31 | Motorola, Inc. | Apparatus and method of elastically bowing a base plate |
EP0735807A1 (en) * | 1995-03-27 | 1996-10-02 | Canon Kabushiki Kaisha | Electric-circuit board for a display apparatus |
US5912654A (en) * | 1995-03-27 | 1999-06-15 | Canon Kabushiki Kaisha | Electric-circuit board for a display apparatus |
EP0805492A2 (de) * | 1996-04-03 | 1997-11-05 | Jürgen Dr.-Ing. Schulz-Harder | Gewölbtes Metall-Keramik-Substrat |
EP0805492A3 (de) * | 1996-04-03 | 1998-05-20 | Jürgen Dr.-Ing. Schulz-Harder | Gewölbtes Metall-Keramik-Substrat |
US6291775B1 (en) * | 1998-04-21 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding land waving prevention pattern |
JP2001217514A (ja) * | 2000-02-03 | 2001-08-10 | Denso Corp | 多層配線基板 |
JP2007526584A (ja) * | 2004-03-03 | 2007-09-13 | ハベル、インコーポレーテッド | データ端末装置、電力供給、およびデータ収集のための回路分離を備えるミッドスパン型パッチ・パネル |
WO2007052422A1 (ja) * | 2005-11-01 | 2007-05-10 | Murata Manufacturing Co., Ltd. | 回路装置の製造方法および回路装置 |
JPWO2007052422A1 (ja) * | 2005-11-01 | 2009-04-30 | 株式会社村田製作所 | 回路装置の製造方法および回路装置 |
JP2012099692A (ja) * | 2010-11-04 | 2012-05-24 | Ngk Spark Plug Co Ltd | 多層配線基板 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5048166A (en) | Method of making rigid-flexible multilayer board system | |
JPH02143583A (ja) | メモリモジュール | |
US6555015B1 (en) | Multi-layer printed circuit board and method of making same | |
JPH0787223B2 (ja) | プリント基板及びその製造方法 | |
JP2000261152A (ja) | プリント配線組立体 | |
JPH08195566A (ja) | 多層型電子基板とその製造方法、及び演算処理用ボード | |
JPH10135648A (ja) | 多層プリント配線板 | |
JP2000058703A (ja) | Lsiの実装構造 | |
CN111629533B (zh) | 一种pcb的翘曲改善方法 | |
JP2000261109A (ja) | 配線基板 | |
JP2019204873A (ja) | モジュール基板 | |
JPS6134989A (ja) | 電子部品搭載用基板 | |
JPH01225196A (ja) | 積層混成集積回路の製造方法 | |
JP2517315B2 (ja) | 電子回路パッケ―ジ | |
JP2623980B2 (ja) | 半導体搭載用リード付き基板の製造法 | |
JPS6362920B2 (ja) | ||
JPH01207992A (ja) | 回路配線板 | |
JPH0350888A (ja) | 導体ビアの修復方法 | |
JPH036096A (ja) | 回路基板 | |
JPH03285382A (ja) | プリント配線基板 | |
JPH0438160B2 (ja) | ||
JPH05347478A (ja) | プリント配線板 | |
JPS6356925A (ja) | 集積回路 | |
JPH0582939A (ja) | プリント配線基板の製造方法 | |
BERRY et al. | Thin-Film Logic Units |