JPH02137371A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH02137371A JPH02137371A JP29185488A JP29185488A JPH02137371A JP H02137371 A JPH02137371 A JP H02137371A JP 29185488 A JP29185488 A JP 29185488A JP 29185488 A JP29185488 A JP 29185488A JP H02137371 A JPH02137371 A JP H02137371A
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- 238000000605 extraction Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
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- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板が順次隣接するｐエミッタ、ｎベ
ース、ｐベース、ｎエミッタの４層を有し、一つのエミ
ッタ層が隣接ベース層より突出した複数のセグメントと
して基板中心の周りに同心円状に配置され、各セグメン
トを取囲むベース層表面に被着するゲート電極には基板
中心部にゲート電流引出し部が設けられるゲートターン
オフ（ＧＴＯ）サイリスクに関する。
ース、ｐベース、ｎエミッタの４層を有し、一つのエミ
ッタ層が隣接ベース層より突出した複数のセグメントと
して基板中心の周りに同心円状に配置され、各セグメン
トを取囲むベース層表面に被着するゲート電極には基板
中心部にゲート電流引出し部が設けられるゲートターン
オフ（ＧＴＯ）サイリスクに関する。
（従来の技術〕
ｐベース層にゲートの設けられるＧＴＯサイリスタの最
大のターンオフ電流ｉｔｅ、、は一般にＷｓ −Ｚｐ
＊ ドセグメントの幅、■□はゲート・カソード間の逆耐圧
、Ｚ□はゲート・カソード間のインピーダンスである。
大のターンオフ電流ｉｔｅ、、は一般にＷｓ −Ｚｐ
＊ ドセグメントの幅、■□はゲート・カソード間の逆耐圧
、Ｚ□はゲート・カソード間のインピーダンスである。
すなわち、ＧＴＯサイリスクの最大ターンオフ電流を向
上させるためには、カソードセグメントの幅をせばめる
こと、ゲート・カソード間の逆耐圧を上げること、そし
てゲート・カソード間のインピーダンスを下げることが
必要であり、現在製造されているＧＴＯサイリスタでは
、十分にそれらの項目が考慮されている。
上させるためには、カソードセグメントの幅をせばめる
こと、ゲート・カソード間の逆耐圧を上げること、そし
てゲート・カソード間のインピーダンスを下げることが
必要であり、現在製造されているＧＴＯサイリスタでは
、十分にそれらの項目が考慮されている。
しかしながら、これらのカソードセグメントが多数並列
に動作するＧＴＯサイリスタ全体の最大ターンオフ電流
の向上のためには、すべてのカソードセグメントが等し
く動作するという、もう一つの重要な因子が入ってくる
。
に動作するＧＴＯサイリスタ全体の最大ターンオフ電流
の向上のためには、すべてのカソードセグメントが等し
く動作するという、もう一つの重要な因子が入ってくる
。
以下、多数のＧＴＯセグメントが並列に動作することを
考慮した場合の最大ターンオフ電流について考える。
考慮した場合の最大ターンオフ電流について考える。
１本のカソードセグメントを有するＧＴＯサイリスタ全
体の最大ターンオフ電流ｙ ｔ＠。はに−ｎ１７゜。で
表わされる。ここでＫは、ＧＴＯサイリスタの１本ある
カソードセグメントが並列に動作した場合の有効並列動
作ファクターであり、各ＧＴＯセグメントのターンオフ
時間のみかけ上のばらつきΔｔｑ’ に依存し、Ｋｃ
ｘ：１／Δｔｑ となる、みかけ上のばらつきΔｔｑ
’ と特にことわった理由は、セグメント１本、１本
のターンオフ時間が等しくても、その配置された位置が
違えばみかけ上ターンオフ時間が違ってくる場合がある
からである。
体の最大ターンオフ電流ｙ ｔ＠。はに−ｎ１７゜。で
表わされる。ここでＫは、ＧＴＯサイリスタの１本ある
カソードセグメントが並列に動作した場合の有効並列動
作ファクターであり、各ＧＴＯセグメントのターンオフ
時間のみかけ上のばらつきΔｔｑ’ に依存し、Ｋｃ
ｘ：１／Δｔｑ となる、みかけ上のばらつきΔｔｑ
’ と特にことわった理由は、セグメント１本、１本
のターンオフ時間が等しくても、その配置された位置が
違えばみかけ上ターンオフ時間が違ってくる場合がある
からである。
このように、多数配置されたＧＴＯセグメントのみかけ
上のターンオフ時間のばらつきΔｔｑが小さければ最大
ターンオフ電流は大きくなる。
上のターンオフ時間のばらつきΔｔｑが小さければ最大
ターンオフ電流は大きくなる。
そこで次に、ＧＴＯサイリスクの最大ターンオフ電流に
影響を与えるターンオフ時間のばらつきについて考えて
みる。
影響を与えるターンオフ時間のばらつきについて考えて
みる。
ＧＴＯサイリスタの各セグメント間のターンオフ時間の
大小には、大きくわけて以下の二つの要因がある。
大小には、大きくわけて以下の二つの要因がある。
（１）各セグメントごとのライフタイムの大小、たとえ
ばライフタイムキラーであるＡｕ等が多く入っているか
、少ないか。
ばライフタイムキラーであるＡｕ等が多く入っているか
、少ないか。
＋２１ Ｇ Ｔ Ｏサイリスタの各セグメントにターン
オフ時にかかる逆電圧の大きさの大小。
オフ時にかかる逆電圧の大きさの大小。
第２図ｔａ＋、（ｂ）はＧＴＯサイリスクのターンオフ
波形を示し、（ａｌは主電流および主電圧の波形、（ｂ
ｌはゲート電流およびゲート電圧の波形である。図で１
？は主電流＋ＶＤは主電圧１ ｔ、はターンオフタイ
ム、■、はゲート電流、■□はゲート逆電圧、そして−
ａ＝、、’ａｔはゲートよりの引出し電流の勾配をあら
れす、この図を引用して（２）の場合の逆電圧によって
ターンオフ時間が違ワて（る理由についてのべる。第２
図に示すように、ＧＴＯサイリスタは、ゲート・カソー
ド間に逆電圧をかけることによりターンオフする。この
時のターンオフ時間は、第２図ｔａｔ中の主電流Ｉ、を
引出す早さ、すなわち、第２図中）中の−ｄム、／ｄｔ
に強く依存している。また、 ａ、、７’ｄｔは、ゲー
ト・カソード間に直接かかる逆電圧をＶ、。、ゲート回
路できまる配線のインダクタンスをり、とすると、ＩＩ
Ｇ −ｄ ｌ、／ｄｔ−で定義される。Ｌ、はゲート回路で
きまり一定であるから、ｖｌにより−ｄｉｅ／ｄｔかか
わる。すなわち、■□が大きければ−ｄム。
波形を示し、（ａｌは主電流および主電圧の波形、（ｂ
ｌはゲート電流およびゲート電圧の波形である。図で１
？は主電流＋ＶＤは主電圧１ ｔ、はターンオフタイ
ム、■、はゲート電流、■□はゲート逆電圧、そして−
ａ＝、、’ａｔはゲートよりの引出し電流の勾配をあら
れす、この図を引用して（２）の場合の逆電圧によって
ターンオフ時間が違ワて（る理由についてのべる。第２
図に示すように、ＧＴＯサイリスタは、ゲート・カソー
ド間に逆電圧をかけることによりターンオフする。この
時のターンオフ時間は、第２図ｔａｔ中の主電流Ｉ、を
引出す早さ、すなわち、第２図中）中の−ｄム、／ｄｔ
に強く依存している。また、 ａ、、７’ｄｔは、ゲー
ト・カソード間に直接かかる逆電圧をＶ、。、ゲート回
路できまる配線のインダクタンスをり、とすると、ＩＩ
Ｇ −ｄ ｌ、／ｄｔ−で定義される。Ｌ、はゲート回路で
きまり一定であるから、ｖｌにより−ｄｉｅ／ｄｔかか
わる。すなわち、■□が大きければ−ｄム。
／ｄｔが大きくなりターンオフ時間が小さくなるわけで
ある。
ある。
第３図はＧＴＯサイリスクの断面図で、円形シリコン基
板の中心軸１１より右半分の断面でのみを示している。
板の中心軸１１より右半分の断面でのみを示している。
シリコン基板はｐエミッタ層Ｉｔ ｎベースＮ２．ｐ
ベース層３＋ｎエミッタ層４よりなり、ｎエミッタ層４
はセグメント５として形成されている。セグメント５は
基板中心軸１１の周りに同心円状に配列されている。ｐ
エミッタ層１にはアノード電極６が、ｎエミッタ層４に
はカソード電極７がそれぞれ被着し、セグメントを囲む
ｐベース層３にはゲート電極８が被着している。各ゲー
ト電極８は連結されており、基板中心部のゲート電流引
出し部９に接続される。この第３図を引用してＧＴＯサ
イリスタの各セグメントにかかる逆電圧は常に一定であ
るかということをここで検証してみる。第３図に示すよ
うなエレメントの中心にゲート引出し部９を持つＧＴＯ
サイリスクの、ゲート引出し部に一番近接しているセグ
メント５と、ゲート引出し部より離れているセグメント
５を考えてみると、ＧＴＯサイリスタのターンオフ時に
は、ゲート引出し部９に一番近接しているセグメント５
のゲート・カソード間には、ゲート回路できまる逆電圧
が正規にかかるが、ゲート引出し部９に一番遠いセグメ
ント５には、他の内側に配置されたセグメントより引出
されるゲート電流１ｇ′ と、その電流が流れる電極材
（たとえばＡｊ）の抵抗Ｒとの積ｉｇ’ ・Ｒ分だけ
電圧が低下する。すなわち、ゲート回路できまる電圧を
ＢｇとするとすなわちＶ□−Ｅｇ−ｉｇ’ ・Ｒとな
る。
ベース層３＋ｎエミッタ層４よりなり、ｎエミッタ層４
はセグメント５として形成されている。セグメント５は
基板中心軸１１の周りに同心円状に配列されている。ｐ
エミッタ層１にはアノード電極６が、ｎエミッタ層４に
はカソード電極７がそれぞれ被着し、セグメントを囲む
ｐベース層３にはゲート電極８が被着している。各ゲー
ト電極８は連結されており、基板中心部のゲート電流引
出し部９に接続される。この第３図を引用してＧＴＯサ
イリスタの各セグメントにかかる逆電圧は常に一定であ
るかということをここで検証してみる。第３図に示すよ
うなエレメントの中心にゲート引出し部９を持つＧＴＯ
サイリスクの、ゲート引出し部に一番近接しているセグ
メント５と、ゲート引出し部より離れているセグメント
５を考えてみると、ＧＴＯサイリスタのターンオフ時に
は、ゲート引出し部９に一番近接しているセグメント５
のゲート・カソード間には、ゲート回路できまる逆電圧
が正規にかかるが、ゲート引出し部９に一番遠いセグメ
ント５には、他の内側に配置されたセグメントより引出
されるゲート電流１ｇ′ と、その電流が流れる電極材
（たとえばＡｊ）の抵抗Ｒとの積ｉｇ’ ・Ｒ分だけ
電圧が低下する。すなわち、ゲート回路できまる電圧を
ＢｇとするとすなわちＶ□−Ｅｇ−ｉｇ’ ・Ｒとな
る。
以上かられかるように従来から知られているＧＴＯサイ
リスタでは、セグメントの幾何学的な配置により、各セ
グメントにかかる見かけ上の逆電圧がかわることはさけ
られない、そして見かけ上の逆電圧がかわるとターンオ
フ時間がばらつく。
リスタでは、セグメントの幾何学的な配置により、各セ
グメントにかかる見かけ上の逆電圧がかわることはさけ
られない、そして見かけ上の逆電圧がかわるとターンオ
フ時間がばらつく。
ターンオフ時間のばらつきは、ＧＴＯサイリスタの最大
ターンオフ電流の低下につながる。すなわち、ゲート・
カソード間逆電圧のかかりにくいゲート引出し部から離
れたセグメントのターンオフ時間が長くなり、そのセグ
メントに電流が集中し、破壊に至るわけである。
ターンオフ電流の低下につながる。すなわち、ゲート・
カソード間逆電圧のかかりにくいゲート引出し部から離
れたセグメントのターンオフ時間が長くなり、そのセグ
メントに電流が集中し、破壊に至るわけである。
本発明の課題は、上記の欠点を除いて、ＧＴＯサイリス
クのすべてのカソードセグメントがターンオフ時に等し
いターンオフ時間となるようにし、ターンオフ時の電流
集中を防いで最大ターンオフ電流を大幅に向上させたＧ
ＴＯサイリスタを提供することにある。
クのすべてのカソードセグメントがターンオフ時に等し
いターンオフ時間となるようにし、ターンオフ時の電流
集中を防いで最大ターンオフ電流を大幅に向上させたＧ
ＴＯサイリスタを提供することにある。
上記の課題の解決のために、円形半導体基板が順次隣接
するｐエミッタ、ｎベース、ｐベース。
するｐエミッタ、ｎベース、ｐベース。
ｎエミッタの４Ｎを有し、一つのエミッタ層が隣接ベー
ス層より突出した複数のセグメントとして基板中心の周
りに同心円状に配置され、各セグメントを取囲むベース
層表面に被着するゲート電極には基板中心部にゲート電
流引出し部が設けられるＧＴＯサイリスタにおいて、ゲ
ート電流引出し部から違い基板部分のライフタイムがゲ
ート電流引出し部に近い基板部分のライフタイムより短
いものとする。
ス層より突出した複数のセグメントとして基板中心の周
りに同心円状に配置され、各セグメントを取囲むベース
層表面に被着するゲート電極には基板中心部にゲート電
流引出し部が設けられるＧＴＯサイリスタにおいて、ゲ
ート電流引出し部から違い基板部分のライフタイムがゲ
ート電流引出し部に近い基板部分のライフタイムより短
いものとする。
ゲート電流引出し部から遠い部分のエミッタ層セグメン
トのライフタイムが短くなっているので、ゲート逆電圧
の低下によりターンオフ時間が長くなる現象と打消し合
い、ＧＴＯサイリスタのターンオフ時のターンオフ時間
がＧＴＯサイリスタの電極面内のすべてのセグメントで
ほぼ同一となる。
トのライフタイムが短くなっているので、ゲート逆電圧
の低下によりターンオフ時間が長くなる現象と打消し合
い、ＧＴＯサイリスタのターンオフ時のターンオフ時間
がＧＴＯサイリスタの電極面内のすべてのセグメントで
ほぼ同一となる。
従って、ＧＴＯサイリスタの最大ターンオフ電流を大幅
に向上させることになる。
に向上させることになる。
以下、第３図と共通の部分に同一の符号を付した第１図
を引用して本発明の一実施例について説明する。この図
では第３図のアノード電極６およびカソード電極７は省
略しているが、ｎエミッタ層４のセグメント５はシリコ
ン基板１１の中心軸の周りに同心円状に５段配置されて
いることは第３図の場合と全（同様である。このＧＴＯ
サイリスクのＡの部分、すなわち内側３段のセグメント
５が存在する部分のライフタイムを長く、Ｂの部分、す
なわち外側２段のセグメント５が存在する部分のライフ
タイムを短くしている。
を引用して本発明の一実施例について説明する。この図
では第３図のアノード電極６およびカソード電極７は省
略しているが、ｎエミッタ層４のセグメント５はシリコ
ン基板１１の中心軸の周りに同心円状に５段配置されて
いることは第３図の場合と全（同様である。このＧＴＯ
サイリスクのＡの部分、すなわち内側３段のセグメント
５が存在する部分のライフタイムを長く、Ｂの部分、す
なわち外側２段のセグメント５が存在する部分のライフ
タイムを短くしている。
このようなＧＴＯサイリスタは、次に示すようなプロセ
スによって作られる。
スによって作られる。
まず、拡散、フォトエツチング工程などを通して作られ
たウェハ状態のＧＴＯサイリスタに酸化膜を付け、フォ
トエツチング技術により図中Ｂの部分の酸化膜を除去し
、たとえばＡｕ拡散を８００℃にて行う０次にＡの部分
の酸化膜も除去した後、Ｂの部分に行ったよりも低い温
度、たとえば７８０℃によってＡｕ拡散を行う、これら
の工程によりＢの部分のライフタイムがＡの部分よりも
短くなる。
たウェハ状態のＧＴＯサイリスタに酸化膜を付け、フォ
トエツチング技術により図中Ｂの部分の酸化膜を除去し
、たとえばＡｕ拡散を８００℃にて行う０次にＡの部分
の酸化膜も除去した後、Ｂの部分に行ったよりも低い温
度、たとえば７８０℃によってＡｕ拡散を行う、これら
の工程によりＢの部分のライフタイムがＡの部分よりも
短くなる。
上記の実施例では、ライフタイムの異なる領域を二つに
したが、さらに数多くしてもよく、各環状配置のセグメ
ント領域毎にライフタイムがかわるようにライフタイム
キラー拡散工程を分けてもよい、なお本発明は、ゲート
をｎベース層に設け、セグメントをｐエミッタ層に形成
するＧＴＯサイリスタでも同様に実施できる。
したが、さらに数多くしてもよく、各環状配置のセグメ
ント領域毎にライフタイムがかわるようにライフタイム
キラー拡散工程を分けてもよい、なお本発明は、ゲート
をｎベース層に設け、セグメントをｐエミッタ層に形成
するＧＴＯサイリスタでも同様に実施できる。
本発明によれば、本来ターンオフ時にかかる逆電圧が小
さくなってターンオフ時間が長くなるゲート電流引出し
部より遠い基板領域のライフタイムを予め短くしておく
ことにより、相殺効果によりＧＴＯサイリスタの電極面
内のすべてのセグメントにおいて、はぼ−様なターンオ
フが可能になる。従って従来のＧＴＯサイリスクに対し
、最大ターンオフ電流が平均値で約１．５倍大きくなっ
たＧＴＯサイリスクが得られた。
さくなってターンオフ時間が長くなるゲート電流引出し
部より遠い基板領域のライフタイムを予め短くしておく
ことにより、相殺効果によりＧＴＯサイリスタの電極面
内のすべてのセグメントにおいて、はぼ−様なターンオ
フが可能になる。従って従来のＧＴＯサイリスクに対し
、最大ターンオフ電流が平均値で約１．５倍大きくなっ
たＧＴＯサイリスクが得られた。
第１図は本発明の一実施例のＧＴＯサイリスタ基板の約
半分の断面図、第２図はＧＴＯサイリスタのターンオフ
波形図、第３図は本発明の実施されるＧＴＯサイリスタ
基板の約半分の断面図である。 ｌａｐエミンタ層、２：ｎベース層、３：ｐベース層、
４：ｎエミッタ層、５：セグメント、８：ゲート重陽、
９：ゲート電流引出し部。
半分の断面図、第２図はＧＴＯサイリスタのターンオフ
波形図、第３図は本発明の実施されるＧＴＯサイリスタ
基板の約半分の断面図である。 ｌａｐエミンタ層、２：ｎベース層、３：ｐベース層、
４：ｎエミッタ層、５：セグメント、８：ゲート重陽、
９：ゲート電流引出し部。
Claims (1)
- （１）円形半導体基板が順次隣接するｐエミッタ、ｎベ
ース、ｐベース、ｎエミッタの４層を有し、一つのエミ
ッタ層が隣接ベース層より突出した複数のセグメントと
して基板中心の周りに同心円状に配置され、各セグメン
トを取囲むベース層表面に被着するゲート電極には基板
中心部にゲート電流引出し部が設けられるものにおいて
、ゲート電流引出し部から遠い基板部分のライフタイム
がゲート電流引出し部に近い基板部分のライフタイムよ
り短いことを特徴とするゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29185488A JPH02137371A (ja) | 1988-11-18 | 1988-11-18 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29185488A JPH02137371A (ja) | 1988-11-18 | 1988-11-18 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137371A true JPH02137371A (ja) | 1990-05-25 |
Family
ID=17774280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29185488A Pending JPH02137371A (ja) | 1988-11-18 | 1988-11-18 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A2 (en) | 1994-07-27 | 1996-01-31 | Hitachi, Ltd. | Semiconductor device and package structure therefor and power inverter having semiconductor device |
| US5652467A (en) * | 1995-07-27 | 1997-07-29 | Hitachi, Ltd. | Semiconductor device and package structure therefore and power inverter having semiconductor device |
| US6412383B1 (en) | 1997-12-08 | 2002-07-02 | Heidelberger Druckmaschinen Ag | Device for cross cutting material webs |
-
1988
- 1988-11-18 JP JP29185488A patent/JPH02137371A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A2 (en) | 1994-07-27 | 1996-01-31 | Hitachi, Ltd. | Semiconductor device and package structure therefor and power inverter having semiconductor device |
| US5652467A (en) * | 1995-07-27 | 1997-07-29 | Hitachi, Ltd. | Semiconductor device and package structure therefore and power inverter having semiconductor device |
| US6412383B1 (en) | 1997-12-08 | 2002-07-02 | Heidelberger Druckmaschinen Ag | Device for cross cutting material webs |
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