JPS58189B2 - ゲ−トタ−ンオフサイリスタ - Google Patents

Description

【発明の詳細な説明】 本発明は、大電流でもターンオフできるようにしたゲー
トターンオフサイリスタに関する。

最近、ゲートターンオフサイリスタ（以後。

ＧＴＯと略称する。

）が各種機器の無接点スイッチとして使用されようとし
ている。

このＧＴＯは。ｐ−ｎ−ｐ−ｎ ４層構造に形成された
もので、普通のサイリスタとは違ってゲート・カソード
間に負電流を流すとターンオフする特性を有している。

ところで、従来のこの種サイリスタは、一般にターンオ
フ利得を大きくするため、ｎｐｎ接合部の電流増幅率α
ｎｐｎを１．０に近い値に設定し、またｐｎｐ接合部の
電流増幅率αｐｎｐを０．０に近い値に設定している。

しかしながら、上記のように構成されたＧＴＯにあって
は次のような問題点があった。

すなわちＧＴＯをｎｐｎ形トランジスタとｐｎｐ形トラ
ンジスタの電流増幅率を前記関係に設定すると、確かに
ターンオフ利得が大きくなる反面、ゲートターンオフ可
能なアノード電流が大きくならない欠点がある。

これは１次のような理由に基く。すなわち、従来のＧＴ
Ｏにおけるαｎｐｎ、αｐｎｐと電流密度Ｊとの関係は
第１図に示すようになっている。

図から判るようにαｐｎｐは電流の増加関数となり、α
ｎｐｎはある値から電流の減少関数となり、αｐｎｐ＋
αｎｐｎはある電流密度以上において１．０以上のほぼ
一定の値となる。

このため電流密度Ｊと電圧降下ＶＦとの関係は第２図に
示すようにＪが増加すればＶＦも増加する関係となり、
その増加率は一般にあまり大きくない。

このような特性であると、素子を並列にして使用した場
合（ＧＴＯ自身も多数の単位素子を並列にしたものであ
る。

）、アノード電流のアンバランスによる電流集中現象が
起こり易く、電流が集中した素子が破壊されるので、結
局、最大ターンオフ電流が必然的に低い値に抑えられて
しまうことになる。

つまり、ターンオフ時には各素子が同時にターンオフす
るのではなく抵抗の低い素子に電流の大部分が流れ、こ
の素子のターンオフ時間が長くなって熱的に破壊する。

本発明は、このような事情に鑑みてなされたもので、そ
の目的とするところは、アノード電流が所定値以上にな
ると印加電圧とは無関係に電流が飽和する特性を有し、
ターンオフ可能電流を飛躍的に向上させ得るゲートター
ンオフサイリスタを提供することにある。

発明者らは、上記目的を達成すべく種々の実験を行なっ
た結果、電流増幅率αｎｐｎ、αｐｎｐが電流に依存し
ていることに着目し、このαｎｐｎとαｐｎｐとの和が
所定の電流密度以上で１．０以下となるように設定すれ
ば大電流を安全にターンオフできることを見出した。

すなわち、αｎｐｎ、αｐｎｐの電流密度依存性を巧み
に利用して、αｎｐｎ、αｐｎｕ）と電流密度Ｊとの関
係をたとえば第３図に示すように設定すると。

αｎｐｎ、αｐｎｐとの和が１．０以下の値になる電流
密度５１以上ではこのＧＴＯは導通状態を継続できなく
、第４図中Ａ曲線で示すように電流密度Ｊ１において電
圧降下ＶＦが急激に増加する。

またαｎｐｎを第３図中１点鎖線で示すような特性に設
定すると、これに応じて電流密度Ｊの飽和する値はＪ１
′に移動する。

さらにαｐｎｐの特性とαｎｐｎの特性とを所定に組合
せると、第４図中Ｂ曲線で示すように電圧降下ＶＦがあ
る値以上増加すると電流密度ＪはＪ２からＪ２′に逆に
減少することが判明した。

なお、この理由は明らかではないが、飽和値Ｊ２まで流
れた電流による発熱によってαｐｎｐおよびαｎｐｎの
特性がたとえば第３図中一点鎖線で示す特性から実線で
示す特性に近づくのではないかと考えられる。

このように電流密度Ｊがある値以上になると、電流密度
Ｊがほぼ一定になって電圧降下ＶＦが急激に増加するの
で、素子を多数並列にして使用した場合、電流バランス
が狂っである素子に電流が集中しようとしても、その素
子の電流密度ＪがＪｍａｘに達するとこの素子の両端間
電圧が上昇し。

電流を下げる作用が働くので、結局各素子にほぼ一様に
電流が流れることになり、各素子が同時にターンオフす
る方向に近づくので、ターンオフ可能電流を大幅に大き
くできる。

また各素子にはＪｍａｘ以上の電流が流れないので、限
流効果も発揮することになり短絡電流を小さい値に抑え
ることができる。

実験によれば、電流密度に最大値Ｊ ｍ ａ ｘが現わ
れるαｎｐｎの値はαｐｎｐより小さく、かつ第５図に
示すようにほぼ０．４〜０．６３の範囲である。

ただし、αｎｐｎ、αｐｎｐの値は０．５ Ａ／ｃｍ２
の電流密度でサイリスタの３端子のみを使って行なうＷ
、Ｆｕｌｏｐの方法（ＩＥＥＥ Ｔｒａｎｓ ＥＤ、
ＶｏｌＥＤ−１０，１９６３，Ｐ１２０〜１３３）で非
破壊測定した値である。

すなわち、第５図は、電流密度に最大値Ｊ ｍ ａ ｘ
が現われた複数の素子について、０．５ Ａ ／ｃｍ２
の電流密度の条件で測定したときのαｎｐｎ値と、その
素子の電流密度最大値との関係をプロットしたものであ
る。

なお、上記条件で測定されたαｎｐｎが０．４未満の素
子では実用的電流密度以下でＪ ｍ ａ ｘが表われ、
また、αｎｐｎが０．６３を越えた素子では熱的耐力以
上の電流密度領域にＪ ｍ ａ ｘが表われた。

したがって、αｎｐｎは。前記条件の測定値で０．４〜
０．６３であることを必要とする。

一方、上記各素子のαｎｐｎ （電流密度０．５Ａ／ｃ
ｍ２で測定値）とｐベース層の厚みＷｐｂとの関係を調
べたところ第６図に示す結果を得た。

この図から、αｎｐｎを０．４〜０．６３に設定するに
はｐベース層の厚みＷｐｂを５１〜６０μｍに設定すれ
ばよいことが判明した。

なお、各素子の条件は次の通りであった。

カソード領域の表面濃度２ × １０２０／ｃｍ３、厚
み１５μｍ、ｐベースの表面濃度２ × １０１８／ｃ
ｍ３゜ｎベースの表面濃度１×１０１４／ｃｍ３．厚み
３００μｍ、アノード領域の表面濃度２×１０１８／ｃ
ｍ３゜厚み７５μｍ、８４０℃で４０分間のＡｕ拡散処
理。

また、実際に上記した特性のＧＴＯを製作する場合、Ｊ
ｍａｘの値は次のように設定される。

すなわち、ＧＴＯにおいてターンオフ時に導通領域のス
クイージの望ましい形は、たとえば第７図ａに示すよう
にＧＴＯｌのエミッタ２としてその幅２Ｌｅに比してそ
の長さＬが十分に長い場合を考えると、ゲートターンオ
フ時に同図すに破線で示すようにエミッタ２の幅の方向
にキャリアの拡散長Ｌｎの２倍の幅までスクイージが起
こり、その後、全部がターンオフするのが望ましく、同
図Ｃに破線で示すようにエミッタ２の長さ方向のスクイ
ージＺ１や、くぴれＺ２の起こらないことが望ましい。

上記のようにキャリアの拡散長の２倍の幅を２Ｌｎ、エ
ミッタ２の幅を２Ｌｅとし、定常導通状態でのエミッタ
電流密度をＪｏとすると、定常の導通状態ではエミッタ
全体に均一に電流が流れているが、ターンオフ過渡時に
は第９図すの破線で囲まれた領域に押し縮められ、しか
も全電流はほとんど変化しない。

したがって、になるようにＪ ｍ ａ ｘを選べばよい
。

ＧＴＯではＪ。は５０Ａ／ｃｍ２から５００Ａ／ｃｍ２
の値が用いられている。

また、２Ｌｅは最小で２Ｌｎ（２００μｍ）程度、最大
で１０ Ｌｎ（≒１ｍｍ）が用いられている。

したがって、Ｊｍａｘの値は５０Ａ／ｃｍ２≦Ｊｍａｘ
≦２５００Ａ／ｃｍ２がよい。

つまり、５０Ａ／ｃｍ２〜２５００Ａ／ｃｍ２の範囲の
所望の電流密度以上でαｎｐｎ＋αｐｎｐ≦１になるよ
うに設定すればよい。

次に本発明の一実施例であるＧＴＯにつき製造方法を含
め第８図を用いて説明する。

まず、同図ａに示すようにｎ型ベース領域１１となるｎ
型Ｓｉ基板を用意する。

この基板の不純物濃度は低く例えば１×１０１４／ｃｍ
３程度である。

次に同図すに示すようにｎ型基板に例えばＧａ−Ｇｅな
どのｐ型不純物を両面に拡散し、ｐ型頭域１２．１３を
形成する。

ここで、１３はアノード領域、１２はｐ型ベース領域と
なる。

この夫々の領域の不純物表面濃度は２ × １０１８／
ｃｍ３程度であり、その深さは両領域共７０μｍ程度で
ある。

次に同図ｃに示すようにｎ型ベース領域１２に例えばリ
ンを１５μｍ程度の深さ迄拡散して１表面濃度が２×１
０２０／ｃｍ３程度のｎ型領域を形成し、このｎ型領域
を同図ｄに示すように選択エツチングにより複数に分割
し。

カソード領域１４を形成することにより所謂るマルチェ
ッタ構造のＧＴＯを得る。

次に、アノード領域１３の側から例えばＡｕを８４０℃
で４０分位拡散し、ｎ型ベース領域１１のライフタイム
を調節する。

この結果、０．５Ａ／ｃｍ２測定時におけるαｐｎｐと
αｎｐｎの和は０．８〜０．９位となる。

次に。同図ｅに示すようにｎ型ベース領域１２にゲート
電極１５をとり付け、アノード領域１３にアノード電極
１６をとり付け、カソード領域１４にカソード電極１７
を取り付ける。

そしてアノード電極１６及びカソード電極１７の夫々の
上にパッケージの電極を取りつけ、ゲート電極１５に例
えばＡｌワイヤーなどをボンディングする（図示せず）
。

このようにして得られたＧＴＯは最大ターンオフ電流（
ＩＡＴＯ）が３０ＯＡ以上であり、また電流密度が７０
０Ａ／ｃｍ２で電圧降下が第４図中Ｂ曲線で示すように
急上昇するものが得られた。

第９図はαｎｐｎ＜αｐｎｐに設定し、かつＪｍａｘを
設定した本発明に係るＧＴＯで４０ＯＡをターンオフさ
せたときのオシログラムを示すものである。

図からも明らかなようにアノード電流がフォールタイム
からテールタイムの部分に変わる変曲点時点と、ゲート
電流が増加から減少に向かう時点と、ゲート・カソード
間電圧が階段状に急激に増加する時点とが完全に一致し
ており、良好にゲートターンオフしていることがわかる
。

一方、第１０図は従来のＧＴＯをターンオフさせたとき
のオシログラムを示すもので、図から明らかなようにゲ
ート・カソード間電圧が急激に増加する時点はアノード
電流の変曲時点より早く上記増加時点で電流のバランス
がくずれてゲート・カソード間抵抗が増大していること
がわかる。

以上詳述したように本発明によれば、５０〜２５００Ａ
／ｃｍ２の電流密度の範囲内で特定の電流密度を越えた
とき、第４図Ｂ曲線に示すように電圧降下の増加に従っ
て電流密度が減少すを特性を示すので、素子を並列にし
て使用した場合容素子に流れる電流を均一化でき、これ
によって各素子を同時にターンオンできるのでターンオ
フ可能電流を大幅に増大させ得、しかも限流特性による
回路上の諸々の利点も発揮させ得るゲートターンオフサ
イリスタを提供できる。

【図面の簡単な説明】

第１図および第２図は従来のＧＴＯの特性を示す図、第
３図および第４図は本発明に係るＧＴＯの特性を説明す
るための図、第５図および第６図は本発明に係るＧＴＯ
のαｎｐｎおよびｐベース層の厚みの好ましい範囲を実
測結果に基いて示す図。 第７図は最大電流密度範囲を説明するための図。 第８図は本発明の一実施例に係るＧＴＯを製造方法も含
めて説明した図、第９図は本発明に係るＧＴＯのゲート
ターンオフ時における各部波形を示す図、第１０図は従
来のＧＴＯのゲートターンオフ時における各部波形を示
す図である。

Claims (1)

【特許請求の範囲】
1. １ ｐｎｐｎ４層構造のゲートターンオフサイリスタ
   において、ｐベース層の厚みが５１〜６０μｍの範囲に
   設定されているとともに上記サイリスクをｐｎｐトラン
   ジスタとｎｐｎトランジスタとの合成とみなしたとき、
   ５０〜２５００Ａ／ｃｍ２の電流密度範囲で上記各トラ
   ンジスタの電流増幅率の和が１以上の値から１未満の値
   に切換るように設定され、かつ前記電流密度の範囲内で
   特定の電流密度を越えたとき電圧降下の増加に従って電
   流密度が減少する特性を持たせたことを特徴とするゲー
   トターンオフサイリスタ。