JPH02136888A - Ac型pdpの駆動回路 - Google Patents
Ac型pdpの駆動回路Info
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- JPH02136888A JPH02136888A JP63291557A JP29155788A JPH02136888A JP H02136888 A JPH02136888 A JP H02136888A JP 63291557 A JP63291557 A JP 63291557A JP 29155788 A JP29155788 A JP 29155788A JP H02136888 A JPH02136888 A JP H02136888A
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- JP
- Japan
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- drive circuit
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Links
- 238000007599 discharging Methods 0.000 abstract 1
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、AC駆動型(以下単にAC型と記述する)の
プラズマデイスプレィパネル(以下単にPDPと記述す
る)の駆動回路の改良に関するものである。
プラズマデイスプレィパネル(以下単にPDPと記述す
る)の駆動回路の改良に関するものである。
[従来の技術]
一般に、AC型PDPは、−度放電を開始すると放電維
持用の維持パルスによって次々と放電を起こし維持する
ことができる。この維持パルスは。
持用の維持パルスによって次々と放電を起こし維持する
ことができる。この維持パルスは。
データ側電極群、走査側電極群のそれぞれに同じ大きさ
のパルス電圧として出力している。また、書き込みまた
は消去用のアクセスパルスは、データ側電極群、走査側
電極群の電極ごとに出力する必要があるため、そのパル
ス電圧の大きさを維持パルスのそれと異なったものにし
ている。このため、従来のAC型PDPの駆動回路は、
データ側電極群、走査側電極群のそれぞれに対して第3
図に示すような個別の駆動回路20を形成し、この個別
駆動回路20を電極数の数だけ設けることによって構成
されていた。前記個別駆動回路20は、維持重圧供給端
子21と接地間に直列接続で挿入されたプッシュプル構
成の第1.第2FET(電界効果トランジスタ)22.
23と、この第1、第2FET22.23の接続線に直
列接続で挿入された第1、第2ダイオード24.25と
によって第1の駆動回路31を形成し、書き込みまたは
消去用の電圧であるアクセス電圧供給端子26と接地間
に直列接続で挿入されたプッシュプル構成の第3、第4
FET26.27と7この第3、第4FET26.27
の接続線に直列接続で挿入された第3、第4ダイオード
28.29とによって第2の駆動回路32を形成し、第
1踵動回路31の第1、第2ダイオード24.25の接
続点から出力する維持パルス、および第2駆動回路32
の第3、第4ダイオード28.29の接続点から出力す
るアクセスパルスを出力端子Oを介して対応する電極へ
出力する。
のパルス電圧として出力している。また、書き込みまた
は消去用のアクセスパルスは、データ側電極群、走査側
電極群の電極ごとに出力する必要があるため、そのパル
ス電圧の大きさを維持パルスのそれと異なったものにし
ている。このため、従来のAC型PDPの駆動回路は、
データ側電極群、走査側電極群のそれぞれに対して第3
図に示すような個別の駆動回路20を形成し、この個別
駆動回路20を電極数の数だけ設けることによって構成
されていた。前記個別駆動回路20は、維持重圧供給端
子21と接地間に直列接続で挿入されたプッシュプル構
成の第1.第2FET(電界効果トランジスタ)22.
23と、この第1、第2FET22.23の接続線に直
列接続で挿入された第1、第2ダイオード24.25と
によって第1の駆動回路31を形成し、書き込みまたは
消去用の電圧であるアクセス電圧供給端子26と接地間
に直列接続で挿入されたプッシュプル構成の第3、第4
FET26.27と7この第3、第4FET26.27
の接続線に直列接続で挿入された第3、第4ダイオード
28.29とによって第2の駆動回路32を形成し、第
1踵動回路31の第1、第2ダイオード24.25の接
続点から出力する維持パルス、および第2駆動回路32
の第3、第4ダイオード28.29の接続点から出力す
るアクセスパルスを出力端子Oを介して対応する電極へ
出力する。
[発明が解決しようとする問題点]
しかしながら、従来のAC型PDPの駆動回路は、第3
図に示すような個別駆動回路20を電極数の数だけ設け
なければならないので、回路構成が複雑になるという問
題点があった0例えば、AC型PDPの電極数がnのと
きは、40個のFETが必要であった。
図に示すような個別駆動回路20を電極数の数だけ設け
なければならないので、回路構成が複雑になるという問
題点があった0例えば、AC型PDPの電極数がnのと
きは、40個のFETが必要であった。
本発明は上述の問題点に鑑みなされたもので、FETの
ような必要とする回路構成素子の数を少なくして回路構
成を簡単にすることのできるAC型PDPの駆動回路を
提供することを目的とするものである。
ような必要とする回路構成素子の数を少なくして回路構
成を簡単にすることのできるAC型PDPの駆動回路を
提供することを目的とするものである。
[問題点を解決するための手段]
本発明は、AC型PDPの電極群に放電維持用の維持パ
ルスを出力する第1の駆動回路と、前記電極群に書き込
みまたは消去用のアクセスパルスを出力する第2の駆動
回路とを具備してなる能動回路において、前記第1駆動
回路を、直列接続されたプッシュプル構成の第1、第2
スイッチング素子と、前記第1、第2スイッチング素子
の接続線に挿入された並列回路であって、接続点が前記
ffi!4群のそれぞれの電極への維持パルス出方点と
なる複数のダイオードの直列回路を並列に接続してなる
ダイオード並列回路とで形成してなることを特徴とする
ものである。
ルスを出力する第1の駆動回路と、前記電極群に書き込
みまたは消去用のアクセスパルスを出力する第2の駆動
回路とを具備してなる能動回路において、前記第1駆動
回路を、直列接続されたプッシュプル構成の第1、第2
スイッチング素子と、前記第1、第2スイッチング素子
の接続線に挿入された並列回路であって、接続点が前記
ffi!4群のそれぞれの電極への維持パルス出方点と
なる複数のダイオードの直列回路を並列に接続してなる
ダイオード並列回路とで形成してなることを特徴とする
ものである。
[作用]
第1踵動回路の第1、第2スイッチング素子の制御ライ
ンに維持パルス発生用の制御信号が加えられると、ダイ
オード並列回路を形成する直列回路群のそれぞれの複数
のダイオードの接続点である維持パルス出力点から、A
C型PDPの電極群のそれぞれの電極へ並列的に放電維
持用の維持パルスが出力される。このため、−度放電を
開始している放電セル群において、この維持パルスによ
って次々に放電が起こり、放電が維持される。
ンに維持パルス発生用の制御信号が加えられると、ダイ
オード並列回路を形成する直列回路群のそれぞれの複数
のダイオードの接続点である維持パルス出力点から、A
C型PDPの電極群のそれぞれの電極へ並列的に放電維
持用の維持パルスが出力される。このため、−度放電を
開始している放電セル群において、この維持パルスによ
って次々に放電が起こり、放電が維持される。
[実施例コ
第1図は本発明の一実施例を示すもので、この図におい
て1はAC型PDPの電極群に放電維持用の維持パルス
を出力する第1の駆動回路、2はAC型PDPの電極群
に書き込みまたは消去用のアクセスパルスを出力する第
2の駆動回路である。
て1はAC型PDPの電極群に放電維持用の維持パルス
を出力する第1の駆動回路、2はAC型PDPの電極群
に書き込みまたは消去用のアクセスパルスを出力する第
2の駆動回路である。
前記第1駆動回路1は、維持電圧供給端子3と接地間に
直列接続で挿入されたプッシュプル構成の第1、第2ス
イッチング素子としての第1、第2FET4.5と、こ
の第1、第2FET4.5の接続線に挿入されたダイオ
ード並列回路6とからなっている。前記ダイオード並列
回路6は、2つのダイオードD11、D12を直列に接
続し、その接続点を第1の出力端子○、に結合した第1
の直列回路7.と、2つのダイオードD2□、D2□を
直列に接続し、その接続点を第2の出力端子0□に結合
した第2の直列回路′7□と、2つのダイオードD3い
D3zを直列に接続し、その接続点を第3の出力端子0
3に結合した第二0の直列回路7.と、・・・2つのダ
イオードD。いDn2を直列に接続し、その接続点を第
nの出力端子Onに結合した第nの直列回路7゜とを並
列に結合してなるものである。
直列接続で挿入されたプッシュプル構成の第1、第2ス
イッチング素子としての第1、第2FET4.5と、こ
の第1、第2FET4.5の接続線に挿入されたダイオ
ード並列回路6とからなっている。前記ダイオード並列
回路6は、2つのダイオードD11、D12を直列に接
続し、その接続点を第1の出力端子○、に結合した第1
の直列回路7.と、2つのダイオードD2□、D2□を
直列に接続し、その接続点を第2の出力端子0□に結合
した第2の直列回路′7□と、2つのダイオードD3い
D3zを直列に接続し、その接続点を第3の出力端子0
3に結合した第二0の直列回路7.と、・・・2つのダ
イオードD。いDn2を直列に接続し、その接続点を第
nの出力端子Onに結合した第nの直列回路7゜とを並
列に結合してなるものである。
前記第2駆動回路2は、書き込みまたは消去用の電圧で
あるアクセス電圧供給端子8と前記出力端子01.02
、O3、・・・、00のそれぞれとの間に直列に挿入さ
れたスイッチング素子としてのFET91とダイオード
群工3.9□とD23.9.とり、3、・・・、9nと
Dイ、からなっている。前記FET9□、97.93.
・・・、9.は、それぞれ前記第1駆動回路上の第2F
ET5とプッシュプル構成となっている。前記出力端子
01.0□、01、・・・、OnはAC型PDPのデー
タ側電極群および/または走査側電極群の電極へ維持パ
ルスおよびアクセスパルスを出力する端子である。
あるアクセス電圧供給端子8と前記出力端子01.02
、O3、・・・、00のそれぞれとの間に直列に挿入さ
れたスイッチング素子としてのFET91とダイオード
群工3.9□とD23.9.とり、3、・・・、9nと
Dイ、からなっている。前記FET9□、97.93.
・・・、9.は、それぞれ前記第1駆動回路上の第2F
ET5とプッシュプル構成となっている。前記出力端子
01.0□、01、・・・、OnはAC型PDPのデー
タ側電極群および/または走査側電極群の電極へ維持パ
ルスおよびアクセスパルスを出力する端子である。
つぎに、第2図を併用して前記実施例の作用について説
明する。第1睡動回路1の第1.第2FET4.5の制
御ライン(ゲートライン)に維持ノ(ルス発生用の制御
信号が加えられると、第2図(a)(b)に示すように
、第1−2第2FET4.5が交互にオンし、出力端子
o4.02、Ol、・・・Onには、同図(d) (e
) (f) (g)に示すような維持パルスが並列的に
発生し、AC型PDPのデータ側電極群および/または
走査側電極群の電極へ供給される。このため、−度放電
を開始している放電セル群において、この維持パルスに
よって次々に放電が起こり、放電が維持される。出力端
子O工を介して対応する電極にアクセスパルスを出力す
る場合、設定時間Tの間、第2図(a) (b)に示す
ように第1および第2FET4.5をオフし、かつ第2
駆動回路2のFET91の制御ラインにアクセスパルス
発生用の制御信号を加えて同図(e)に示すようにFE
T9□をオンする。すると、出力端子01に同図(d)
に示すような書き込みまたは消去用のアクセスパルスが
出力し、対応する電極へ供給される。出力端子0□、0
1、・・・、00を介して対応する電極にアクセスパル
スを出力する場合も同様である。
明する。第1睡動回路1の第1.第2FET4.5の制
御ライン(ゲートライン)に維持ノ(ルス発生用の制御
信号が加えられると、第2図(a)(b)に示すように
、第1−2第2FET4.5が交互にオンし、出力端子
o4.02、Ol、・・・Onには、同図(d) (e
) (f) (g)に示すような維持パルスが並列的に
発生し、AC型PDPのデータ側電極群および/または
走査側電極群の電極へ供給される。このため、−度放電
を開始している放電セル群において、この維持パルスに
よって次々に放電が起こり、放電が維持される。出力端
子O工を介して対応する電極にアクセスパルスを出力す
る場合、設定時間Tの間、第2図(a) (b)に示す
ように第1および第2FET4.5をオフし、かつ第2
駆動回路2のFET91の制御ラインにアクセスパルス
発生用の制御信号を加えて同図(e)に示すようにFE
T9□をオンする。すると、出力端子01に同図(d)
に示すような書き込みまたは消去用のアクセスパルスが
出力し、対応する電極へ供給される。出力端子0□、0
1、・・・、00を介して対応する電極にアクセスパル
スを出力する場合も同様である。
前記実施例では、第1、第2駆動回路の構成要素として
のスイッチング素子はユニポーラ型のトランジスタであ
るFETとしたが、本発明はこれに限るものではなく、
スイッチング素子として例えばバイポーラ型のトランジ
スタを用いるようにしても良い。
のスイッチング素子はユニポーラ型のトランジスタであ
るFETとしたが、本発明はこれに限るものではなく、
スイッチング素子として例えばバイポーラ型のトランジ
スタを用いるようにしても良い。
前記実施例では、ダイオード並列回路は、その構成要素
である複数のダイオードの直列回路を2つのダイオード
の直列回路で形成し、その接続点を対応する電極への維
持パルス出力点としたが。
である複数のダイオードの直列回路を2つのダイオード
の直列回路で形成し、その接続点を対応する電極への維
持パルス出力点としたが。
本発明はこれに限るものではなく、その構成要素である
複数のダイオードの直列回路を3つ以上のダイオードの
直列回路で形成し、この3つ以上のダイオードのいずれ
かの接続点を対応する電極への維持パルス出力点とする
ものであれば良い。
複数のダイオードの直列回路を3つ以上のダイオードの
直列回路で形成し、この3つ以上のダイオードのいずれ
かの接続点を対応する電極への維持パルス出力点とする
ものであれば良い。
前記実施例では、第2112.勅回路は、AC型PDP
の電極群のそれぞれの電極に対応して設けられたダイオ
ード群と、このダイオード群のそれぞれのダイオードを
介して第1鄭動回路の維持パルス出力点に結合されるこ
とによって第2スイッチング素子と個別的にプッシュプ
ル構成となるスイッチング素子群とで形成したが、本発
明はこれに限るものではなく、従来例と同様に、AC型
PDPの電極群のそれぞれの電極に対応して設けられた
プッシュプル構成の2つのスイッチング素子と。
の電極群のそれぞれの電極に対応して設けられたダイオ
ード群と、このダイオード群のそれぞれのダイオードを
介して第1鄭動回路の維持パルス出力点に結合されるこ
とによって第2スイッチング素子と個別的にプッシュプ
ル構成となるスイッチング素子群とで形成したが、本発
明はこれに限るものではなく、従来例と同様に、AC型
PDPの電極群のそれぞれの電極に対応して設けられた
プッシュプル構成の2つのスイッチング素子と。
この2つのスイッチング素子の接続線に挿入された2つ
のダイオードとで形成しても良い。
のダイオードとで形成しても良い。
[発明の効果]
本発明によるAC型PDPの駆動回路は、上記のように
、AC型PDPの電極群に放電維持用の維持パルスを出
力する第1駆動回路を、直列接続されたプッシュプル構
成の第1、第2スイッチング素子と、この第1、第2ス
イッチング素子の接続線に挿入された並列回路であって
、接続点が酌記電極群のそれぞれの電極への維持パルス
出力点となる複数のダイオードの直列回路を並列に接続
してなるダイオード並列回路とによって構成したので、
第1駆動回路の回路構成素子であるスイッチング素子の
数を従来例より少なくすることができ、回路構成を簡単
にすることができる。例えば、電極数がnの場合、従来
例では2n個のスイッチング素子を必要としたのに対し
て本発明では2個のスイッチング素子で良い、このため
、電極数が多くなるほど効果的である。また、第2暉動
回路を、AC型PDPの電極群のそれぞれの電極に対応
して設けられたダイオード群と、このダイオード群のそ
れぞれのダイオードを介して第1駆動回路の維持パルス
出力点に結合されることによって第2スイッチング素子
と個別的にプッシュプル構成となるスイッチング素子群
とで構成した場合には、第2粁動回路の回路構成素子で
あるスイッチング素子の数も従来例より少なくすること
ができる。例えば、電極数がnの場合、従来例では2n
個のスイッチング素子を必要としたのに対して本発明で
は半分のn個のスイッチング素子で良い。
、AC型PDPの電極群に放電維持用の維持パルスを出
力する第1駆動回路を、直列接続されたプッシュプル構
成の第1、第2スイッチング素子と、この第1、第2ス
イッチング素子の接続線に挿入された並列回路であって
、接続点が酌記電極群のそれぞれの電極への維持パルス
出力点となる複数のダイオードの直列回路を並列に接続
してなるダイオード並列回路とによって構成したので、
第1駆動回路の回路構成素子であるスイッチング素子の
数を従来例より少なくすることができ、回路構成を簡単
にすることができる。例えば、電極数がnの場合、従来
例では2n個のスイッチング素子を必要としたのに対し
て本発明では2個のスイッチング素子で良い、このため
、電極数が多くなるほど効果的である。また、第2暉動
回路を、AC型PDPの電極群のそれぞれの電極に対応
して設けられたダイオード群と、このダイオード群のそ
れぞれのダイオードを介して第1駆動回路の維持パルス
出力点に結合されることによって第2スイッチング素子
と個別的にプッシュプル構成となるスイッチング素子群
とで構成した場合には、第2粁動回路の回路構成素子で
あるスイッチング素子の数も従来例より少なくすること
ができる。例えば、電極数がnの場合、従来例では2n
個のスイッチング素子を必要としたのに対して本発明で
は半分のn個のスイッチング素子で良い。
このため、電極数がnの場合、駆動回路全体として必要
とするスイッチング素子の数はn+2となり、従来例の
4nより少なくすることができる。
とするスイッチング素子の数はn+2となり、従来例の
4nより少なくすることができる。
第1図は本発明によるAC型PDPの駆動回路の一実施
例を示す回路図、第2図は第1図の作用を示すタイムチ
ャート、第3図は従来例を示す回路図である。 1・・第1駆動回路、2・・・第2駆動回路、4・・・
第1FET(第1スイッチング素子)、5・・・第2F
ET(第2スイッチング素子)、6・・・ダイオード並
列回路、7□〜7.・・・複数のダイオードの直列回路
、9〜9n・・・FET(スイッチング素子)、01〜
Oo・・・出力端子。 株式会社富士通ゼネラル
例を示す回路図、第2図は第1図の作用を示すタイムチ
ャート、第3図は従来例を示す回路図である。 1・・第1駆動回路、2・・・第2駆動回路、4・・・
第1FET(第1スイッチング素子)、5・・・第2F
ET(第2スイッチング素子)、6・・・ダイオード並
列回路、7□〜7.・・・複数のダイオードの直列回路
、9〜9n・・・FET(スイッチング素子)、01〜
Oo・・・出力端子。 株式会社富士通ゼネラル
Claims (2)
- (1)AC型PDPの電極群に放電維持用の維持パルス
を出力する第1の騒動回路と、前記電極群に書き込みま
たは消去用のアクセスパルスを出力する第2の駆動回路
とを具備してなる駆動回路において、前記第1駆動回路
は、直列接続されたプッシュプル構成の第1、第2スイ
ッチング素子と、前記第1、第2スイッチング素子の接
続線に挿入された並列回路であって、接続点が前記電極
群のそれぞれの電極への維持パルス出力点となる複数の
ダイオードの直列回路を並列に接続してなるダイオード
並列回路とからなることを特徴とするAC型PDPの駆
動回路。 - (2)第2駆動回路は、AC型PDPの電極群のそれぞ
れの電極に対応して設けられたダイオード群と、このダ
イオード群のそれぞれのダイオードを介して第1駆動回
路の維持パルス出力点に結合されることによって第2ス
イッチング素子と個別的にプッシュプル構成となるスイ
ッチング素子群とからなる請求項1記載のAC型PDP
の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63291557A JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ac型pdpの駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63291557A JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ac型pdpの駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02136888A true JPH02136888A (ja) | 1990-05-25 |
Family
ID=17770460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63291557A Pending JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ac型pdpの駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02136888A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5171028A (en) * | 1974-12-17 | 1976-06-19 | Fujitsu Ltd | Purazuma deisupurei paneruno kudokairo |
JPS557752A (en) * | 1978-06-30 | 1980-01-19 | Fujitsu Ltd | Method of cancelling display information in plasma display |
-
1988
- 1988-11-18 JP JP63291557A patent/JPH02136888A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5171028A (en) * | 1974-12-17 | 1976-06-19 | Fujitsu Ltd | Purazuma deisupurei paneruno kudokairo |
JPS557752A (en) * | 1978-06-30 | 1980-01-19 | Fujitsu Ltd | Method of cancelling display information in plasma display |
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