JPH02136888A - Ａｃ型ｐｄｐの駆動回路 - Google Patents
Ａｃ型ｐｄｐの駆動回路Info
- Publication number
- JPH02136888A JPH02136888A JP63291557A JP29155788A JPH02136888A JP H02136888 A JPH02136888 A JP H02136888A JP 63291557 A JP63291557 A JP 63291557A JP 29155788 A JP29155788 A JP 29155788A JP H02136888 A JPH02136888 A JP H02136888A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive circuit
- series
- type pdp
- switching elements
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007599 discharging Methods 0.000 abstract 1
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＡＣ駆動型（以下単にＡＣ型と記述する）の
プラズマデイスプレィパネル（以下単にＰＤＰと記述す
る）の駆動回路の改良に関するものである。
プラズマデイスプレィパネル（以下単にＰＤＰと記述す
る）の駆動回路の改良に関するものである。
［従来の技術］
一般に、ＡＣ型ＰＤＰは、−度放電を開始すると放電維
持用の維持パルスによって次々と放電を起こし維持する
ことができる。この維持パルスは。
持用の維持パルスによって次々と放電を起こし維持する
ことができる。この維持パルスは。
データ側電極群、走査側電極群のそれぞれに同じ大きさ
のパルス電圧として出力している。また、書き込みまた
は消去用のアクセスパルスは、データ側電極群、走査側
電極群の電極ごとに出力する必要があるため、そのパル
ス電圧の大きさを維持パルスのそれと異なったものにし
ている。このため、従来のＡＣ型ＰＤＰの駆動回路は、
データ側電極群、走査側電極群のそれぞれに対して第３
図に示すような個別の駆動回路２０を形成し、この個別
駆動回路２０を電極数の数だけ設けることによって構成
されていた。前記個別駆動回路２０は、維持重圧供給端
子２１と接地間に直列接続で挿入されたプッシュプル構
成の第１．第２ＦＥＴ（電界効果トランジスタ）２２．
２３と、この第１、第２ＦＥＴ２２．２３の接続線に直
列接続で挿入された第１、第２ダイオード２４．２５と
によって第１の駆動回路３１を形成し、書き込みまたは
消去用の電圧であるアクセス電圧供給端子２６と接地間
に直列接続で挿入されたプッシュプル構成の第３、第４
ＦＥＴ２６．２７と７この第３、第４ＦＥＴ２６．２７
の接続線に直列接続で挿入された第３、第４ダイオード
２８．２９とによって第２の駆動回路３２を形成し、第
１踵動回路３１の第１、第２ダイオード２４．２５の接
続点から出力する維持パルス、および第２駆動回路３２
の第３、第４ダイオード２８．２９の接続点から出力す
るアクセスパルスを出力端子Ｏを介して対応する電極へ
出力する。
のパルス電圧として出力している。また、書き込みまた
は消去用のアクセスパルスは、データ側電極群、走査側
電極群の電極ごとに出力する必要があるため、そのパル
ス電圧の大きさを維持パルスのそれと異なったものにし
ている。このため、従来のＡＣ型ＰＤＰの駆動回路は、
データ側電極群、走査側電極群のそれぞれに対して第３
図に示すような個別の駆動回路２０を形成し、この個別
駆動回路２０を電極数の数だけ設けることによって構成
されていた。前記個別駆動回路２０は、維持重圧供給端
子２１と接地間に直列接続で挿入されたプッシュプル構
成の第１．第２ＦＥＴ（電界効果トランジスタ）２２．
２３と、この第１、第２ＦＥＴ２２．２３の接続線に直
列接続で挿入された第１、第２ダイオード２４．２５と
によって第１の駆動回路３１を形成し、書き込みまたは
消去用の電圧であるアクセス電圧供給端子２６と接地間
に直列接続で挿入されたプッシュプル構成の第３、第４
ＦＥＴ２６．２７と７この第３、第４ＦＥＴ２６．２７
の接続線に直列接続で挿入された第３、第４ダイオード
２８．２９とによって第２の駆動回路３２を形成し、第
１踵動回路３１の第１、第２ダイオード２４．２５の接
続点から出力する維持パルス、および第２駆動回路３２
の第３、第４ダイオード２８．２９の接続点から出力す
るアクセスパルスを出力端子Ｏを介して対応する電極へ
出力する。
［発明が解決しようとする問題点］
しかしながら、従来のＡＣ型ＰＤＰの駆動回路は、第３
図に示すような個別駆動回路２０を電極数の数だけ設け
なければならないので、回路構成が複雑になるという問
題点があった０例えば、ＡＣ型ＰＤＰの電極数がｎのと
きは、４０個のＦＥＴが必要であった。
図に示すような個別駆動回路２０を電極数の数だけ設け
なければならないので、回路構成が複雑になるという問
題点があった０例えば、ＡＣ型ＰＤＰの電極数がｎのと
きは、４０個のＦＥＴが必要であった。
本発明は上述の問題点に鑑みなされたもので、ＦＥＴの
ような必要とする回路構成素子の数を少なくして回路構
成を簡単にすることのできるＡＣ型ＰＤＰの駆動回路を
提供することを目的とするものである。
ような必要とする回路構成素子の数を少なくして回路構
成を簡単にすることのできるＡＣ型ＰＤＰの駆動回路を
提供することを目的とするものである。
［問題点を解決するための手段］
本発明は、ＡＣ型ＰＤＰの電極群に放電維持用の維持パ
ルスを出力する第１の駆動回路と、前記電極群に書き込
みまたは消去用のアクセスパルスを出力する第２の駆動
回路とを具備してなる能動回路において、前記第１駆動
回路を、直列接続されたプッシュプル構成の第１、第２
スイッチング素子と、前記第１、第２スイッチング素子
の接続線に挿入された並列回路であって、接続点が前記
ｆｆｉ！４群のそれぞれの電極への維持パルス出方点と
なる複数のダイオードの直列回路を並列に接続してなる
ダイオード並列回路とで形成してなることを特徴とする
ものである。
ルスを出力する第１の駆動回路と、前記電極群に書き込
みまたは消去用のアクセスパルスを出力する第２の駆動
回路とを具備してなる能動回路において、前記第１駆動
回路を、直列接続されたプッシュプル構成の第１、第２
スイッチング素子と、前記第１、第２スイッチング素子
の接続線に挿入された並列回路であって、接続点が前記
ｆｆｉ！４群のそれぞれの電極への維持パルス出方点と
なる複数のダイオードの直列回路を並列に接続してなる
ダイオード並列回路とで形成してなることを特徴とする
ものである。
［作用］
第１踵動回路の第１、第２スイッチング素子の制御ライ
ンに維持パルス発生用の制御信号が加えられると、ダイ
オード並列回路を形成する直列回路群のそれぞれの複数
のダイオードの接続点である維持パルス出力点から、Ａ
Ｃ型ＰＤＰの電極群のそれぞれの電極へ並列的に放電維
持用の維持パルスが出力される。このため、−度放電を
開始している放電セル群において、この維持パルスによ
って次々に放電が起こり、放電が維持される。
ンに維持パルス発生用の制御信号が加えられると、ダイ
オード並列回路を形成する直列回路群のそれぞれの複数
のダイオードの接続点である維持パルス出力点から、Ａ
Ｃ型ＰＤＰの電極群のそれぞれの電極へ並列的に放電維
持用の維持パルスが出力される。このため、−度放電を
開始している放電セル群において、この維持パルスによ
って次々に放電が起こり、放電が維持される。
［実施例コ
第１図は本発明の一実施例を示すもので、この図におい
て１はＡＣ型ＰＤＰの電極群に放電維持用の維持パルス
を出力する第１の駆動回路、２はＡＣ型ＰＤＰの電極群
に書き込みまたは消去用のアクセスパルスを出力する第
２の駆動回路である。
て１はＡＣ型ＰＤＰの電極群に放電維持用の維持パルス
を出力する第１の駆動回路、２はＡＣ型ＰＤＰの電極群
に書き込みまたは消去用のアクセスパルスを出力する第
２の駆動回路である。
前記第１駆動回路１は、維持電圧供給端子３と接地間に
直列接続で挿入されたプッシュプル構成の第１、第２ス
イッチング素子としての第１、第２ＦＥＴ４．５と、こ
の第１、第２ＦＥＴ４．５の接続線に挿入されたダイオ
ード並列回路６とからなっている。前記ダイオード並列
回路６は、２つのダイオードＤ１１、Ｄ１２を直列に接
続し、その接続点を第１の出力端子○、に結合した第１
の直列回路７．と、２つのダイオードＤ２□、Ｄ２□を
直列に接続し、その接続点を第２の出力端子０□に結合
した第２の直列回路′７□と、２つのダイオードＤ３い
Ｄ３ｚを直列に接続し、その接続点を第３の出力端子０
３に結合した第二０の直列回路７．と、・・・２つのダ
イオードＤ。いＤｎ２を直列に接続し、その接続点を第
ｎの出力端子Ｏｎに結合した第ｎの直列回路７゜とを並
列に結合してなるものである。
直列接続で挿入されたプッシュプル構成の第１、第２ス
イッチング素子としての第１、第２ＦＥＴ４．５と、こ
の第１、第２ＦＥＴ４．５の接続線に挿入されたダイオ
ード並列回路６とからなっている。前記ダイオード並列
回路６は、２つのダイオードＤ１１、Ｄ１２を直列に接
続し、その接続点を第１の出力端子○、に結合した第１
の直列回路７．と、２つのダイオードＤ２□、Ｄ２□を
直列に接続し、その接続点を第２の出力端子０□に結合
した第２の直列回路′７□と、２つのダイオードＤ３い
Ｄ３ｚを直列に接続し、その接続点を第３の出力端子０
３に結合した第二０の直列回路７．と、・・・２つのダ
イオードＤ。いＤｎ２を直列に接続し、その接続点を第
ｎの出力端子Ｏｎに結合した第ｎの直列回路７゜とを並
列に結合してなるものである。
前記第２駆動回路２は、書き込みまたは消去用の電圧で
あるアクセス電圧供給端子８と前記出力端子０１．０２
、Ｏ３、・・・、００のそれぞれとの間に直列に挿入さ
れたスイッチング素子としてのＦＥＴ９１とダイオード
群工３．９□とＤ２３．９．とり、３、・・・、９ｎと
Ｄイ、からなっている。前記ＦＥＴ９□、９７．９３．
・・・、９．は、それぞれ前記第１駆動回路上の第２Ｆ
ＥＴ５とプッシュプル構成となっている。前記出力端子
０１．０□、０１、・・・、ＯｎはＡＣ型ＰＤＰのデー
タ側電極群および／または走査側電極群の電極へ維持パ
ルスおよびアクセスパルスを出力する端子である。
あるアクセス電圧供給端子８と前記出力端子０１．０２
、Ｏ３、・・・、００のそれぞれとの間に直列に挿入さ
れたスイッチング素子としてのＦＥＴ９１とダイオード
群工３．９□とＤ２３．９．とり、３、・・・、９ｎと
Ｄイ、からなっている。前記ＦＥＴ９□、９７．９３．
・・・、９．は、それぞれ前記第１駆動回路上の第２Ｆ
ＥＴ５とプッシュプル構成となっている。前記出力端子
０１．０□、０１、・・・、ＯｎはＡＣ型ＰＤＰのデー
タ側電極群および／または走査側電極群の電極へ維持パ
ルスおよびアクセスパルスを出力する端子である。
つぎに、第２図を併用して前記実施例の作用について説
明する。第１睡動回路１の第１．第２ＦＥＴ４．５の制
御ライン（ゲートライン）に維持ノ（ルス発生用の制御
信号が加えられると、第２図（ａ）（ｂ）に示すように
、第１−２第２ＦＥＴ４．５が交互にオンし、出力端子
ｏ４．０２、Ｏｌ、・・・Ｏｎには、同図（ｄ） （ｅ
） （ｆ） （ｇ）に示すような維持パルスが並列的に
発生し、ＡＣ型ＰＤＰのデータ側電極群および／または
走査側電極群の電極へ供給される。このため、−度放電
を開始している放電セル群において、この維持パルスに
よって次々に放電が起こり、放電が維持される。出力端
子Ｏ工を介して対応する電極にアクセスパルスを出力す
る場合、設定時間Ｔの間、第２図（ａ） （ｂ）に示す
ように第１および第２ＦＥＴ４．５をオフし、かつ第２
駆動回路２のＦＥＴ９１の制御ラインにアクセスパルス
発生用の制御信号を加えて同図（ｅ）に示すようにＦＥ
Ｔ９□をオンする。すると、出力端子０１に同図（ｄ）
に示すような書き込みまたは消去用のアクセスパルスが
出力し、対応する電極へ供給される。出力端子０□、０
１、・・・、００を介して対応する電極にアクセスパル
スを出力する場合も同様である。
明する。第１睡動回路１の第１．第２ＦＥＴ４．５の制
御ライン（ゲートライン）に維持ノ（ルス発生用の制御
信号が加えられると、第２図（ａ）（ｂ）に示すように
、第１−２第２ＦＥＴ４．５が交互にオンし、出力端子
ｏ４．０２、Ｏｌ、・・・Ｏｎには、同図（ｄ） （ｅ
） （ｆ） （ｇ）に示すような維持パルスが並列的に
発生し、ＡＣ型ＰＤＰのデータ側電極群および／または
走査側電極群の電極へ供給される。このため、−度放電
を開始している放電セル群において、この維持パルスに
よって次々に放電が起こり、放電が維持される。出力端
子Ｏ工を介して対応する電極にアクセスパルスを出力す
る場合、設定時間Ｔの間、第２図（ａ） （ｂ）に示す
ように第１および第２ＦＥＴ４．５をオフし、かつ第２
駆動回路２のＦＥＴ９１の制御ラインにアクセスパルス
発生用の制御信号を加えて同図（ｅ）に示すようにＦＥ
Ｔ９□をオンする。すると、出力端子０１に同図（ｄ）
に示すような書き込みまたは消去用のアクセスパルスが
出力し、対応する電極へ供給される。出力端子０□、０
１、・・・、００を介して対応する電極にアクセスパル
スを出力する場合も同様である。
前記実施例では、第１、第２駆動回路の構成要素として
のスイッチング素子はユニポーラ型のトランジスタであ
るＦＥＴとしたが、本発明はこれに限るものではなく、
スイッチング素子として例えばバイポーラ型のトランジ
スタを用いるようにしても良い。
のスイッチング素子はユニポーラ型のトランジスタであ
るＦＥＴとしたが、本発明はこれに限るものではなく、
スイッチング素子として例えばバイポーラ型のトランジ
スタを用いるようにしても良い。
前記実施例では、ダイオード並列回路は、その構成要素
である複数のダイオードの直列回路を２つのダイオード
の直列回路で形成し、その接続点を対応する電極への維
持パルス出力点としたが。
である複数のダイオードの直列回路を２つのダイオード
の直列回路で形成し、その接続点を対応する電極への維
持パルス出力点としたが。
本発明はこれに限るものではなく、その構成要素である
複数のダイオードの直列回路を３つ以上のダイオードの
直列回路で形成し、この３つ以上のダイオードのいずれ
かの接続点を対応する電極への維持パルス出力点とする
ものであれば良い。
複数のダイオードの直列回路を３つ以上のダイオードの
直列回路で形成し、この３つ以上のダイオードのいずれ
かの接続点を対応する電極への維持パルス出力点とする
ものであれば良い。
前記実施例では、第２１１２．勅回路は、ＡＣ型ＰＤＰ
の電極群のそれぞれの電極に対応して設けられたダイオ
ード群と、このダイオード群のそれぞれのダイオードを
介して第１鄭動回路の維持パルス出力点に結合されるこ
とによって第２スイッチング素子と個別的にプッシュプ
ル構成となるスイッチング素子群とで形成したが、本発
明はこれに限るものではなく、従来例と同様に、ＡＣ型
ＰＤＰの電極群のそれぞれの電極に対応して設けられた
プッシュプル構成の２つのスイッチング素子と。
の電極群のそれぞれの電極に対応して設けられたダイオ
ード群と、このダイオード群のそれぞれのダイオードを
介して第１鄭動回路の維持パルス出力点に結合されるこ
とによって第２スイッチング素子と個別的にプッシュプ
ル構成となるスイッチング素子群とで形成したが、本発
明はこれに限るものではなく、従来例と同様に、ＡＣ型
ＰＤＰの電極群のそれぞれの電極に対応して設けられた
プッシュプル構成の２つのスイッチング素子と。
この２つのスイッチング素子の接続線に挿入された２つ
のダイオードとで形成しても良い。
のダイオードとで形成しても良い。
［発明の効果］
本発明によるＡＣ型ＰＤＰの駆動回路は、上記のように
、ＡＣ型ＰＤＰの電極群に放電維持用の維持パルスを出
力する第１駆動回路を、直列接続されたプッシュプル構
成の第１、第２スイッチング素子と、この第１、第２ス
イッチング素子の接続線に挿入された並列回路であって
、接続点が酌記電極群のそれぞれの電極への維持パルス
出力点となる複数のダイオードの直列回路を並列に接続
してなるダイオード並列回路とによって構成したので、
第１駆動回路の回路構成素子であるスイッチング素子の
数を従来例より少なくすることができ、回路構成を簡単
にすることができる。例えば、電極数がｎの場合、従来
例では２ｎ個のスイッチング素子を必要としたのに対し
て本発明では２個のスイッチング素子で良い、このため
、電極数が多くなるほど効果的である。また、第２暉動
回路を、ＡＣ型ＰＤＰの電極群のそれぞれの電極に対応
して設けられたダイオード群と、このダイオード群のそ
れぞれのダイオードを介して第１駆動回路の維持パルス
出力点に結合されることによって第２スイッチング素子
と個別的にプッシュプル構成となるスイッチング素子群
とで構成した場合には、第２粁動回路の回路構成素子で
あるスイッチング素子の数も従来例より少なくすること
ができる。例えば、電極数がｎの場合、従来例では２ｎ
個のスイッチング素子を必要としたのに対して本発明で
は半分のｎ個のスイッチング素子で良い。
、ＡＣ型ＰＤＰの電極群に放電維持用の維持パルスを出
力する第１駆動回路を、直列接続されたプッシュプル構
成の第１、第２スイッチング素子と、この第１、第２ス
イッチング素子の接続線に挿入された並列回路であって
、接続点が酌記電極群のそれぞれの電極への維持パルス
出力点となる複数のダイオードの直列回路を並列に接続
してなるダイオード並列回路とによって構成したので、
第１駆動回路の回路構成素子であるスイッチング素子の
数を従来例より少なくすることができ、回路構成を簡単
にすることができる。例えば、電極数がｎの場合、従来
例では２ｎ個のスイッチング素子を必要としたのに対し
て本発明では２個のスイッチング素子で良い、このため
、電極数が多くなるほど効果的である。また、第２暉動
回路を、ＡＣ型ＰＤＰの電極群のそれぞれの電極に対応
して設けられたダイオード群と、このダイオード群のそ
れぞれのダイオードを介して第１駆動回路の維持パルス
出力点に結合されることによって第２スイッチング素子
と個別的にプッシュプル構成となるスイッチング素子群
とで構成した場合には、第２粁動回路の回路構成素子で
あるスイッチング素子の数も従来例より少なくすること
ができる。例えば、電極数がｎの場合、従来例では２ｎ
個のスイッチング素子を必要としたのに対して本発明で
は半分のｎ個のスイッチング素子で良い。
このため、電極数がｎの場合、駆動回路全体として必要
とするスイッチング素子の数はｎ＋２となり、従来例の
４ｎより少なくすることができる。
とするスイッチング素子の数はｎ＋２となり、従来例の
４ｎより少なくすることができる。
第１図は本発明によるＡＣ型ＰＤＰの駆動回路の一実施
例を示す回路図、第２図は第１図の作用を示すタイムチ
ャート、第３図は従来例を示す回路図である。 １・・第１駆動回路、２・・・第２駆動回路、４・・・
第１ＦＥＴ（第１スイッチング素子）、５・・・第２Ｆ
ＥＴ（第２スイッチング素子）、６・・・ダイオード並
列回路、７□〜７．・・・複数のダイオードの直列回路
、９〜９ｎ・・・ＦＥＴ（スイッチング素子）、０１〜
Ｏｏ・・・出力端子。 株式会社富士通ゼネラル
例を示す回路図、第２図は第１図の作用を示すタイムチ
ャート、第３図は従来例を示す回路図である。 １・・第１駆動回路、２・・・第２駆動回路、４・・・
第１ＦＥＴ（第１スイッチング素子）、５・・・第２Ｆ
ＥＴ（第２スイッチング素子）、６・・・ダイオード並
列回路、７□〜７．・・・複数のダイオードの直列回路
、９〜９ｎ・・・ＦＥＴ（スイッチング素子）、０１〜
Ｏｏ・・・出力端子。 株式会社富士通ゼネラル
Claims (2)
- （１）ＡＣ型ＰＤＰの電極群に放電維持用の維持パルス
を出力する第１の騒動回路と、前記電極群に書き込みま
たは消去用のアクセスパルスを出力する第２の駆動回路
とを具備してなる駆動回路において、前記第１駆動回路
は、直列接続されたプッシュプル構成の第１、第２スイ
ッチング素子と、前記第１、第２スイッチング素子の接
続線に挿入された並列回路であって、接続点が前記電極
群のそれぞれの電極への維持パルス出力点となる複数の
ダイオードの直列回路を並列に接続してなるダイオード
並列回路とからなることを特徴とするＡＣ型ＰＤＰの駆
動回路。 - （２）第２駆動回路は、ＡＣ型ＰＤＰの電極群のそれぞ
れの電極に対応して設けられたダイオード群と、このダ
イオード群のそれぞれのダイオードを介して第１駆動回
路の維持パルス出力点に結合されることによって第２ス
イッチング素子と個別的にプッシュプル構成となるスイ
ッチング素子群とからなる請求項１記載のＡＣ型ＰＤＰ
の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291557A JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ａｃ型ｐｄｐの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291557A JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ａｃ型ｐｄｐの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02136888A true JPH02136888A (ja) | 1990-05-25 |
Family
ID=17770460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291557A Pending JPH02136888A (ja) | 1988-11-18 | 1988-11-18 | Ａｃ型ｐｄｐの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02136888A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171028A (en) * | 1974-12-17 | 1976-06-19 | Fujitsu Ltd | Purazuma deisupurei paneruno kudokairo |
| JPS557752A (en) * | 1978-06-30 | 1980-01-19 | Fujitsu Ltd | Method of cancelling display information in plasma display |
-
1988
- 1988-11-18 JP JP63291557A patent/JPH02136888A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171028A (en) * | 1974-12-17 | 1976-06-19 | Fujitsu Ltd | Purazuma deisupurei paneruno kudokairo |
| JPS557752A (en) * | 1978-06-30 | 1980-01-19 | Fujitsu Ltd | Method of cancelling display information in plasma display |
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