JPH02136760A - 半導体素子の選別方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体素子の選別方法に関する。

（従来の技術） 一般に集積回路１例えばＩＣ１ＬＳＩ、製品は、下記に
示す工程により製造される。

即ち、先ず、半導体ウェハ上に形成された個々の半導体
チップを分離するように切断する。

この切断された半導体チップは、ダイボンダ及びワイヤ
ボンデングによって、パッケージングに配置され、さら
に樹脂封止して、完成品の集積回路を形成する。

このように、半導体ウェハから半導体チップにして、集
積回路を形成した状態で最終検査をする必要がある。

この最終検査は、ハンドラと称する装置で検査している
。

このハンドラは、実開昭６１−８３６０７号等多数公報
に記載されている。このハンドラによれば、集積回路の
種類のデュアルインラインパッケージ（Ｄ　Ｉ　Ｐ）の
ＩＣ製品は、ストッカに入れて、落差を応用して滑走さ
せ、両端のリード部分に通電させて、検査されるが、ク
ロード、フラット・パッケード（ＱＦＰ）は、四辺にリ
ード部がＰｌｉｉ！置され上記ハンドラでは検査が困難
であった。

そこで、ウエハプローバの原理を用いた完成品集積回路
（以下、半導体素子という）を検査する検査装置例えば
デバイスプローバが出現してきた。

このデバイスプローバは、特開昭６３−１５１０３７号
等多数公報記載されている。

このデバイスプローバで、検査した結果に基づいて、上
記トレーから良品の半導体素子を選別する方法として、
特開昭６１−１７８６３９号、特公昭６１−２７９０５
号等多数公報に記載されたものがある。

（発明が解決しようとする課題） しかしながら、従来の半導体素子の選別方法は。

第４図に示すように、半導体素子ωが装着されるトレー
■と、このトレー■から良品素子をピックアップして、
収納される良品素子収納箱■と、同様に不良品素子をピ
ックアップして、収納される不良品素子収納箱（イ）と
、を互に隣設して配置し、上記トレー■から全素子数を
、良品素子収納箱（３）及び不良品素子収納箱（へ）に
移替える必要がある。

この全素子をピンセット０でピックアップし、このピッ
クアップした素子を対応する収納箱（２゜３）に移替え
る期間の短縮が困難であった。

また、上記トレー■、良品素子収納ｆｆｉ　（３）及び
、不良品素子収納箱（イ）の３種類を設けなければなら
ないので、設置面積が大きく必要であり、この選別方法
を用いた装置では、装置全体を小型にすることが困難で
あった。

本発明の目的は、上記問題に鑑みなされたもので、第１
の目的は、トレー上の半導体素子のうち所定の素子を移
替えないようにして１選別期間を短縮するように改善し
た半導体素子の選別方法を提供することにある。

第２の目的は、上記未検査の半導体素子が収納されてい
るトレーを半導体素子収納箱として用いることにより、
小形化できるようにした選別方法を提供することにある
。

〔発明の構成〕

（課題を解決するための手段） 本発明は桝目状に設けられたトレーに半導体素子を装着
し、この半導体素子の電極にプローブ針を電気的に接触
し特性検査を行い、この検査結果からの情報で良・不良
の半導体素子を選別する方法において、Ｆ記検査結果に
基づいて、良品素子数と不良品素子をカウントし、上記
検査結果の多い方の素子を北記トレー上に残置し、この
トレーを検査結果の多い方の素子の収納箱として用いる
ことを特徴としている。

（作用効果） 以北のように、本発明の半導体素子の選別方法によれば
、桝目状に設けられたトレー上の半導体素子の電気的特
性を検査し、この検査結果に基づいて、良品素子数及び
不良品素子数をカウントし、多い方の素子を一ヒ記トレ
ー上に残置し、このトレーを検査結果の多い方の素子の
収納箱としているので、ト記トレー上の半導体素子の検
査結果の多数を移し替える必要がなくなり、移替え期間
が短縮させることができる。さらに、未検査の半導体素
子が装着されているトレーを多い方の素子が収納される
収納箱として用いることになり、収納箱の数量を減らす
ことになり、装置全体の小型化を可能にすることができ
る。

（実　施　例） 以下１本発明の方法を、デバイスブローバに適用した一
実施例を図面を参照して説明する。

上記デバイスプローバは、半導体ウェハ状から半導体チ
ップに分離して、この半導体チップをパッケージした状
態の半導体素子１例えば、ＩＣ’ｉｌＱ品、ＬＳＩ製品
を、トレーと称する桝目状の複数の窪みに装着し、この
トレー毎、プローブ針の下方に配置し、このトレー上の
半導体素子の電極、例えばリード電極にプローブ針を接
触させ、上記プローブ針と電気的に接続したテスタで上
記半導体素子の良、不良を判定している。そして、上記
トレー上の半導体素子の判定結果をメモリにデータとし
て記憶し、このデータに基づいて、と記トレー上の半導
体素子を良品と不良品とに選別するものである。

即ち、上記デバイスブローバは第１図に示すように、大
別すると、半導体素子を検査する検査部０と、半導体素
子を類別するソータ部■と、から構成されている。

上記検査部０は、半導体素子を装着したトレー（へ）が
搬送部入口（９）に載置されると、搬送手段例えばハン
ドリングアーム（図示せず）で、ＸｍＹ軸Ｚ軸長軸θ回
転方向に移動可能な載置台（ｌＯ）に載置される。

このａ置されたトレー■をプリアライメント（方向の粗
調！Ｉ）及びアライメント（方向位置の微調整）シて一
定方向に調整したのち、プローブカード（１１）の下方
に搬送される。

そして、上記載置台（１０）を上昇させ、載置台（１０
）上のトレー（８）に装着されている半導体素子（１２
）の電極に、プローブカード（１１）のプローブ針（ｌ
ｌａ）を接触させて、このプローブ針（ｌｌａ）と電気
的に接続しているテスタ（１３）によって半導体素子（
１２）の良、不良を判別するように構成されている。

ここで、上記トレー（ハ）上の半導体素子（１２）の良
、不良の検査結果データは、上記トレー０の配列を番地
化し、この番地と対応したメモリ番地に記憶されるよう
になっている。上記ソータ部■は、検査部０から搬送さ
れたトレー（８）と、このトレー（ハ）に対応した半導
体素子（１２）の検査結果データとで、物理的に選別す
るようになっている。

即ち、上記ソータ部■は、検査部０からトレー（ハ）を
受は取ると、このトレー（８）は選別部（１３）まで搬
送される。

この選別部（１３）では、トレー（８）から半導体素子
（１２）をピックアップして他に用意した収納箱に移替
えるように構成されている。

本実施例の特徴的事項は、上記トレー（８）から収納箱
に選別するに際し、良品素子または不良品素子のどちら
か多い素子をトレー０上に残置して、収納箱として用い
ることにより、移し替える時間を短縮し、さらにトレー
（８）を収納箱として用いることにより、収納箱数を減
らし、この減らした設置面積分だけ小型にすることがで
きるようにしたことにある。

即ち、上記特徴事項を、第２図を参照して説明する。

上記半導体素子（１２）を検査結果に基づいて区別する
選別装置は、上述した検査部０から受は渡されたトレー
■を回転したのち移動方向をオペレータ側に戻すように
搬送可能なトレー搬送路（１４）と、このトレー搬送路
（１４）の上方で平行及び直交するように移動する如く
設けられたピンセット機構（１５）が２軸１例えばｘｌ
ｆＩＩＩＹ軸に移動されるピンセット搬送路（１６ａ、
　１６ｂ）と、このピンセット機構（１５）でピックア
ップされた不良品素子を収納する収納箱（１７）が移動
される収納箱搬送路（１８）とも平行及び直交している
。

上記、トレー搬送路（１４）と、ピンセット搬送路（１
６ａ、　１６ｂ）と、収納箱搬送路（１８）との駆動制
御は制御手段、例えばＣＰＵで行われている。

次に、デバイスプローバでトレー（ハ）上の半導体素子
（１２）を検査したのちに、検査結果に基づいて、不良
品素子を不良品素子収納箱に移動して選別する動作につ
いて説明する。上述した検査部０から受は取ったトレー
（８）がオペレータ側に戻るように搬送される前に、上
記トレー■の方向を一定方向、例えば縦長方向になるよ
うに、回転例えば９０°回転するように予め記憶されて
いるプログラムによって駆動する。

この縦長方向に配置されたトレー（８ａ）はトレー搬送
路（１４）に沿って移動し、選別部（１３）で−但停止
する。この停止したトレー（８８）の上空をピンセット
機構（１５）が通過する。

この通過時に、既に検査したメモリ番地と対応した情報
に基づいて不良素子、例えば座標（２゜１）の不良素子
（図では、斜線部）をピックアップする。

ここで、このピックアップは、半導体素子（１２）の背
面を真空吸着して、取り出すようになっている。

上記ピックアップ機構（１５）は、予め、不良品素子収
納１（１７）の収納位置に２軸、例えばＸＹ軸、を駆シ
」させて移し替えろ。

上記トレー■上の半導体素子（１２）を２列目について
説明したが、この２列目が終ると１次に３列目について
、上記と同様に、不良品素子をピックアップして、同様
に２軸を駆動させて、上記不良品素子収納箱（１７）に
移し替える。

上記トレー（８）上に不良品素子が全部ピックアッブさ
れると、ト記トレー（８）をオペレータ側の良品素子取
出口（１９）に自動的に搬送し、所定位置に配置するこ
とになる。

同様に、上記不良品素子収納箱（１７）が満杯になると
、自動的に不良品素子取出口（２０）に搬送する。

上記実施例では、不良品素子収納箱（Ｉ７）を−例につ
いて説明したが、上記不良品素子収納箱（Ｉ７）の種類
を増加させて１例えば不良品収納箱（１７）を第３図に
示すように複数列（１７ａ、　Ｌ７ｂ、　１７ｃ、　１
７ｄ）設けて、一部分不良が不良のもので、一部修正す
れば使用できるもの、またメモリ機能は不良品であるが
回路自体は良品等の場合、等が選別するようにしても良
い。

上記実施例の効果は、トレーに）上の半導体素子（１２
）がほとんど良品なので、不良品素子のみをピックアッ
プして、選別する期間が極めて短く、選別期間を顕著に
改善できる。

さらに上記良品素子収納筒を配設しないのでこの方法を
用いた装置においては、小型化でき、この装置を設置す
る面積を最小限にさせることができる。

【図面の簡単な説明】

第１図は、本発明の方法をデバイスプローバに適用した
一実施例を説明するための全体構成説明図、第２図は第
１図の選別方法を説明するための選別装置説明図、第３
図は第２図の選別装置の他の実施例を説明するための選
別装置説明図、第４図は、従来の選別装置のトレーの配
置及び選別方法を説明するための説明図である。 ６・・・検査部、　　　　　７・・・ソータ部、８・・
・トレー ８ａ・・・ソータ部で縦長方向に回転配置した後のトレ
ー ９・・・搬送部入口、　　　１０・・・載置台。 １１・・・プローブカード、　１２・・・半導体素子（
素子）。 １４・・・トレー搬送路、　　　１５・・・ビンセット
機構。 １６ａ、　ｂ・・・ピンセット搬送路。 １７、１７ａ、　ｂ、　ｃ、　ｄ・・・不良品素子収納
箱（収納箱）。

Claims (1)

【特許請求の範囲】
1. 桝目状に設けられたトレーに半導体素子を装着し、この
   半導体素子の電極にプローブ針を電気的に接触し特性検
   査を行い、この検査結果の情報で良・不良の半導体素子
   を選別する方法において、上記検査結果に基づいて、良
   品素子数と不良品素子数をカウントし、上記検査結果の
   多い方の素子を上記トレー上に残置し、このトレーを検
   査結果の多い方の素子の収納箱として用いることを特徴
   とする半導体素子の選別方法。