JPH02135513A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02135513A JPH02135513A JP63289253A JP28925388A JPH02135513A JP H02135513 A JPH02135513 A JP H02135513A JP 63289253 A JP63289253 A JP 63289253A JP 28925388 A JP28925388 A JP 28925388A JP H02135513 A JPH02135513 A JP H02135513A
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- JP
- Japan
- Prior art keywords
- cpu
- bus
- control circuit
- processing speed
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ＣＰＵ処理速度とバスタイミングとを互い
に独立して設定でき、処理形態に応じた任意のバス・Ｃ
ＰＵ環境を設定できるデータ処理装置に関する。
に独立して設定でき、処理形態に応じた任意のバス・Ｃ
ＰＵ環境を設定できるデータ処理装置に関する。
（従来の技術）
最近の半導体技術の進歩により、マイクロプロセッサ、
メモリ、ＬＳＩが非常に安価に供給されるようになり、
これらＬＳＩを適宜組合わせるだけで比較的高性能なデ
ータ処理装置を構築できるようになった。
メモリ、ＬＳＩが非常に安価に供給されるようになり、
これらＬＳＩを適宜組合わせるだけで比較的高性能なデ
ータ処理装置を構築できるようになった。
ところで、上記データ処理装置において、ＣＰＵが持つ
処理速度とバスが持つ処理速度との間には同期的な関係
があった。即ち、同一クロックを使用するため、その処
理速度はＣＰＵクロックに委ねられ、ＣＰＵが速いとバ
スも速く、ＣＰＵが遅いとバスも遅いという関係があっ
た。
処理速度とバスが持つ処理速度との間には同期的な関係
があった。即ち、同一クロックを使用するため、その処
理速度はＣＰＵクロックに委ねられ、ＣＰＵが速いとバ
スも速く、ＣＰＵが遅いとバスも遅いという関係があっ
た。
つまり、ＣＰＵとバスの相互の処理速度の関係は、両方
とも速いか、又は両方とも遅いかという状態しか存在し
なかった。
とも速いか、又は両方とも遅いかという状態しか存在し
なかった。
（発明が解決しようとする課題）
しかしながら、上記したようなＣＰＵとバスの相互処理
速度関係にある従来のデータ処理装置においては次のよ
うな問題がある。即ち、ＣＰＵとバスを共に速いレベル
で動作させると、アクセスに失敗する不都合が生じる。
速度関係にある従来のデータ処理装置においては次のよ
うな問題がある。即ち、ＣＰＵとバスを共に速いレベル
で動作させると、アクセスに失敗する不都合が生じる。
また、オプションカードを活用したいときは、ＣＰＵと
バスの双方を共に遅いレベルで動作させなければならな
い。
バスの双方を共に遅いレベルで動作させなければならな
い。
従って、上記した従来の構成ではＣＰＵの能力が十分に
活されない。更に、互換性維持のために従来機種と同一
の処理速度でないと活用できないアプリケーションソフ
トウェアもある。
活されない。更に、互換性維持のために従来機種と同一
の処理速度でないと活用できないアプリケーションソフ
トウェアもある。
本発明は上記事情に鑑みてなされたものであり、オプシ
ョンカードやアプリケーションソフトウェア等を、より
高速でかつ効率よく処理できるデータ処理装置を提供す
ることを目的とする。
ョンカードやアプリケーションソフトウェア等を、より
高速でかつ効率よく処理できるデータ処理装置を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、特定のキー入力に従い、ＣＰＵの処理速度な
らびにバスタイミングを制御する、クロック制御回路な
らびにバス制御回路を具備し、上記キー入力を認識する
ことにより、各々独立したバス・ＣＰＵ環境を設定する
ことを特徴とするものである。
らびにバスタイミングを制御する、クロック制御回路な
らびにバス制御回路を具備し、上記キー入力を認識する
ことにより、各々独立したバス・ＣＰＵ環境を設定する
ことを特徴とするものである。
（作用）
本発明は、上述したように、特定のキー入力を認識する
ことにより、ダイナミックかつ別個にＣＰＵの処理速度
とバスのタイミングを制御することを特徴とするもので
あり、ＣＰＵの処理速度を制御するクロック制御回路と
バスのタイミングを制御するバスタイミング制御回路と
をＣＰＵにて、別個に制御する構成としたものである。
ことにより、ダイナミックかつ別個にＣＰＵの処理速度
とバスのタイミングを制御することを特徴とするもので
あり、ＣＰＵの処理速度を制御するクロック制御回路と
バスのタイミングを制御するバスタイミング制御回路と
をＣＰＵにて、別個に制御する構成としたものである。
このことにより、ＣＰＵとバスとが共に速い、共に遅い
という状態の他に、ＣＰＵとバスのうち、その一方が速
く、他方が遅いという状態を実現するものである。
という状態の他に、ＣＰＵとバスのうち、その一方が速
く、他方が遅いという状態を実現するものである。
これにより、速いアクセスに耐え得ないオプションカー
ドの場合にも、アクセスのみ遅くシ、その後の処理を高
速化することができる。また、実行時に速い処理が要求
されない場合に、ＣＰＵ速度を遅くシ、アクセスは速く
することにより、アクセス時の不必要な時間を省くこと
ができる。つまり、状況に応じてその特徴を活かしたバ
ス・ＣＰＵ環境を選び、処理全体をより高速化すること
ができる。
ドの場合にも、アクセスのみ遅くシ、その後の処理を高
速化することができる。また、実行時に速い処理が要求
されない場合に、ＣＰＵ速度を遅くシ、アクセスは速く
することにより、アクセス時の不必要な時間を省くこと
ができる。つまり、状況に応じてその特徴を活かしたバ
ス・ＣＰＵ環境を選び、処理全体をより高速化すること
ができる。
（実施例）
以下、図面を使用して本発明実施例について詳細に説明
する。
する。
第１図は本発明の実施例を示すブロック図である。
図において、１はバスであり、以下の各構成要素間のデ
ータのやりとりを行なう。２はＣＰＵであり、後述する
クロック制御回路のクロックタイミング設定制御とバス
タイミング制御回路のタイミング設定制御とを含むシス
テム全体の制御を行なう。３は標準入出力装置であり、
一般に、キーボード（ＫＢ） 、ＣＲＴ、プリンタ等が
接続される。
ータのやりとりを行なう。２はＣＰＵであり、後述する
クロック制御回路のクロックタイミング設定制御とバス
タイミング制御回路のタイミング設定制御とを含むシス
テム全体の制御を行なう。３は標準入出力装置であり、
一般に、キーボード（ＫＢ） 、ＣＲＴ、プリンタ等が
接続される。
４はオプションカードのコネクタであり、オプションカ
ードとの接続端子である。５はクロック制御回路であり
、ＣＰＵの処理速度の制御を行なう。６はバスタイミン
グ制御回路であり、ＣＰＵ２の制御の下にバスのタイミ
ング制御を行なう。
ードとの接続端子である。５はクロック制御回路であり
、ＣＰＵの処理速度の制御を行なう。６はバスタイミン
グ制御回路であり、ＣＰＵ２の制御の下にバスのタイミ
ング制御を行なう。
以下、上記第１図に示す本発明の実施例に於ける動作を
説明する。
説明する。
キーボード（ＫＢ）からの特定のファンクションキー入
力等、特定のキー操作が行なわれると、その指示内容を
ＣＰＵ２が判定する。
力等、特定のキー操作が行なわれると、その指示内容を
ＣＰＵ２が判定する。
ここで、上記指示内容がＣＰＵ２自身の処理速度に関す
る指示であれば、ＣＰＵ２はクロック制御回路５のクロ
ックタイミングを上記指示内容に従い設定制御し、ＣＰ
Ｕ２がクロック制御回路５を通して自ＣＰＵの処理速度
の制御を行なう。
る指示であれば、ＣＰＵ２はクロック制御回路５のクロ
ックタイミングを上記指示内容に従い設定制御し、ＣＰ
Ｕ２がクロック制御回路５を通して自ＣＰＵの処理速度
の制御を行なう。
また、上記特定キー入力がバス１の処理速度に関する指
示であれば、ＣＰＵ２はバスタイミング制御回路６のバ
スタイミングを上記指示内容に従い設定制御し、ＣＰＵ
２がバスタイミング制御回路６を通して、コネクタ４で
のオプションボードとのアクセス等、バスの処理速度の
制御を行なう。
示であれば、ＣＰＵ２はバスタイミング制御回路６のバ
スタイミングを上記指示内容に従い設定制御し、ＣＰＵ
２がバスタイミング制御回路６を通して、コネクタ４で
のオプションボードとのアクセス等、バスの処理速度の
制御を行なう。
このようなＣＰＵ及びバスの独立したタイミング設定制
御機構をもつことにより、速度の速いアクセスに耐え得
ないオプションカードの場合にも、アクセスのみ遅くし
、その後の処理を高速化することができる。また、実行
時に速い処理が要求されない場合に、ＣＰＵ速度を遅く
シ、アクセスは速くすることにより、アクセス時の不必
要な時間を省くことができる。つまり、状況に応じて、
その特徴を活かした、バス・ＣＰＵ環境を選び、処理全
体をより高速化することができる。
御機構をもつことにより、速度の速いアクセスに耐え得
ないオプションカードの場合にも、アクセスのみ遅くし
、その後の処理を高速化することができる。また、実行
時に速い処理が要求されない場合に、ＣＰＵ速度を遅く
シ、アクセスは速くすることにより、アクセス時の不必
要な時間を省くことができる。つまり、状況に応じて、
その特徴を活かした、バス・ＣＰＵ環境を選び、処理全
体をより高速化することができる。
［発明の効果］
以上説明のように本発明によれば、ＣＰＵと、上記ＣＰ
Ｕの処理速度を決定するクロック制御回路と、上記ＣＰ
Ｕの制御の下にバスタイミングを制御するバス制御回路
とを有してなるデータ処理装置に於いて、特定キー入力
に従い上記クロック制御回路のＣＰＵ処理速度を設定制
御する手段と、他の特定キー入力に従い上記バス制御回
路のバスタイミングを設定制御する手段とを備え、上記
ＣＰＵが上記キー入力を認識し、バスとＣＰＵの環境を
独立して設定する機能をもつ構成としたことにより、速
度の速いアクセスに耐え得ないオプションカードの場合
にもアクセスのみ遅くシ、その後の処理を高速化するこ
とができる。また、実行時に速い処理が要求されない場
合にもＣＰＵを遅くし、アクセスは速くすることにより
、アクセス時の不要な時間を省くことができる。つまり
、状況に応じてその特性を活かしたバス・ＣＰＵ環境を
選択でき、システムのスルーブツトが向上する。
Ｕの処理速度を決定するクロック制御回路と、上記ＣＰ
Ｕの制御の下にバスタイミングを制御するバス制御回路
とを有してなるデータ処理装置に於いて、特定キー入力
に従い上記クロック制御回路のＣＰＵ処理速度を設定制
御する手段と、他の特定キー入力に従い上記バス制御回
路のバスタイミングを設定制御する手段とを備え、上記
ＣＰＵが上記キー入力を認識し、バスとＣＰＵの環境を
独立して設定する機能をもつ構成としたことにより、速
度の速いアクセスに耐え得ないオプションカードの場合
にもアクセスのみ遅くシ、その後の処理を高速化するこ
とができる。また、実行時に速い処理が要求されない場
合にもＣＰＵを遅くし、アクセスは速くすることにより
、アクセス時の不要な時間を省くことができる。つまり
、状況に応じてその特性を活かしたバス・ＣＰＵ環境を
選択でき、システムのスルーブツトが向上する。
第１図は本発明実施例の構成を示すブロック図である。
１・・・バス、２・・・ＣＰＵ、３・・・標準入出力装
置、４・・・オプションカードコネクタ、５・・・クロ
ック制御回路、６・・・バスタイミング制御回路。 出願人代理人 弁理士 鈴江武彦
置、４・・・オプションカードコネクタ、５・・・クロ
ック制御回路、６・・・バスタイミング制御回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- ＣＰＵと、上記ＣＰＵの処理速度を決定するクロック
制御回路と、上記ＣＰＵの制御の下にバスタイミングを
制御するバス制御回路とを有してなるデータ処理装置で
あって、特定キー入力に従い上記クロック制御回路のＣ
ＰＵ処理速度を設定制御する手段と、他の特定キー入力
に従い上記バス制御回路のバスタイミングを設定制御す
る手段とを具備し、上記ＣＰＵが上記キー入力を認識し
、バスとＣＰＵの環境を独立して設定することを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289253A JPH02135513A (ja) | 1988-11-16 | 1988-11-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289253A JPH02135513A (ja) | 1988-11-16 | 1988-11-16 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135513A true JPH02135513A (ja) | 1990-05-24 |
Family
ID=17740762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289253A Pending JPH02135513A (ja) | 1988-11-16 | 1988-11-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135513A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467216A (ja) * | 1990-07-06 | 1992-03-03 | Hitachi Ltd | 情報処理装置およびクロック切り換え方法 |
| US8231324B2 (en) | 2007-03-07 | 2012-07-31 | Daifuku Co., Ltd. | Article storage facility |
| US8374719B2 (en) | 2007-03-07 | 2013-02-12 | Daifuku Co., Ltd. | Article processing facility and its control method |
-
1988
- 1988-11-16 JP JP63289253A patent/JPH02135513A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467216A (ja) * | 1990-07-06 | 1992-03-03 | Hitachi Ltd | 情報処理装置およびクロック切り換え方法 |
| US8231324B2 (en) | 2007-03-07 | 2012-07-31 | Daifuku Co., Ltd. | Article storage facility |
| US8374719B2 (en) | 2007-03-07 | 2013-02-12 | Daifuku Co., Ltd. | Article processing facility and its control method |
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