JPH02134923A - Semiconductor integrated circuit - Google Patents
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- JPH02134923A JPH02134923A JP63289283A JP28928388A JPH02134923A JP H02134923 A JPH02134923 A JP H02134923A JP 63289283 A JP63289283 A JP 63289283A JP 28928388 A JP28928388 A JP 28928388A JP H02134923 A JPH02134923 A JP H02134923A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 claims abstract description 17
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 abstract description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 abstract description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 abstract description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 abstract description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 abstract description 2
- 108090000721 thyroid hormone receptors Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H03K—PULSE TECHNIQUE
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入ノＪ信号をバッファリングして出力する
半導体集積回路（以下、「出力回路」と言う。）に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit (hereinafter referred to as an "output circuit") that buffers and outputs an incoming J signal.
第３図は従来の出力回路を示す回路図である。 FIG. 3 is a circuit diagram showing a conventional output circuit.
同図に示すように、人力信号Ａがｐヂャネル型ＭＯＳト
ランジスタ（以下、［ｐＭＯ８ＴＪと苦う。As shown in the figure, the human input signal A is connected to a p-channel type MOS transistor (hereinafter referred to as [pMO8TJ).
）ＱＰｌのゲート、ｎチャネル型ＭＯＳトランジスタ（
以下、ｒｎＭＯ８Ｔ−１と言う。）ＱＮｌのゲート及び
トランスファゲートＴＦＩのＰ側ゲー１〜．Ｎ側ゲート
にそれぞれ入力されている。ｏＭＯ８ＴＯＰ１のソース
は電源ＶＤＤに接続され、ドレインはノードＮ１を介し
てトランスファゲートＴＦ１の一方電極に接続される。) QPl gate, n-channel MOS transistor (
Hereinafter, it will be referred to as rnMO8T-1. ) QNl gates and transfer gates TFI P-side gates 1 to . Each is input to the N-side gate. The source of oMO8TOP1 is connected to the power supply VDD, and the drain is connected to one electrode of transfer gate TF1 via node N1.
また、トランスファゲートＴＦ１の他方電極はノードＮ
２を介してｎＭＯ８ＴＱＮ１のドレインに接続され、ｒ
＋Ｍ○５ＴＱＮ１のソースは接地されている。Further, the other electrode of transfer gate TF1 is connected to node N
connected to the drain of nMO8TQN1 through r
The source of +M○5TQN1 is grounded.
一方、電源ＶＤＤ、接地間にｐＭＯ８ＴＱ１．ｎＭＯ３
ＴＱ２からなる出力段としてのＣＭＯＳインバータ■が
形成されており、ｐＭＯ８ＴＱ１のドレイン、ｎＭＯ３
ＴＱ２のドレイン間のノードＮ３より得られる信号が出
力信号Ｙとなっている。On the other hand, pMO8TQ1. nMO3
A CMOS inverter 2 is formed as an output stage consisting of TQ2, and the drain of pMO8TQ1, nMO3
The output signal Y is a signal obtained from the node N3 between the drains of TQ2.
そして、ｐＭＯ５ＴＱ１のゲートがノードＮ１に、ｎＭ
Ｏ８ＴＱ２のゲートがノードＮ３に接続されている。Then, the gate of pMO5TQ1 is connected to node N1, nM
The gate of O8TQ2 is connected to node N3.
このような構成において、入力信号Ａの反転に伴いｐＭ
Ｏ８ＴＱＰ１．ｎＭＯ８ＴＱＮ１のオン。In such a configuration, as input signal A is inverted, pM
O8TQP1. nMO8TQN1 on.
オフが切替り、ノードＮ１．Ｎ２の電位が反転する。こ
のノードＮｌ、Ｎ２の電位変化に応じてｐＭＯ８ＴＱ１
．ｎＭＯ８ＴＱ２のオン、オフが切替り、入力信号Ａに
応じた出力信号Ｙが出力される。off, node N1. The potential of N2 is reversed. pMO8TQ1 according to potential changes at nodes Nl and N2.
．． nMO8TQ2 is switched on and off, and output signal Y corresponding to input signal A is output.
ノードＮ１．Ｎ２間にトランスファゲートＴＦ１が設（
プられており、このトランスファゲートＴＦ１が抵抗要
素として働くため、その信号伝播時間分、ノードＮ１と
ノードＮ２の電位変化に時間差を生じさせている。Node N1. Transfer gate TF1 is installed between N2 (
Since the transfer gate TF1 acts as a resistance element, a time difference is caused in potential changes between the nodes N1 and N2 by the signal propagation time.
この時間差は
■ 入力信号Δが“１−→“′Ｈ″に変化した時ノード
Ｎｌ、ノードＮ２の順に’ ｌ−ｉ ”→ＩＩ Ｌ Ｉ
Ｉに変化する。This time difference is ■ When the input signal Δ changes from "1-→'H", the node Nl and the node N2 change in the order of 'li-i' → II L I
Changes to I.
■ 入力信号Ａが“ＦＩ ＩＩ→ＩＩ Ｌ ＩＩに変化
した時ノードＮ２．ノードＮ１の順に“′Ｌ″→ＩＩ
ＨＩＩに変化する。■ When input signal A changes from “FI II to II L II, node N2. Node N1 changes from “’L” to II.
Changes to HII.
ように設定シタタメ、ｐＭＯ８ＴＱ１ 、！＝ｎＭＯ８
ＴＱ２が同時にオンすることを確実に回避し、電源Ｖ。Set it like this, pMO8TQ1,! =nMO8
It is ensured that TQ2 is not turned on at the same time, and the power supply V.
０〜接地レベル間に貫通電流が流れるのを防止している
。This prevents through current from flowing between 0 and ground levels.
また出力回路は、外部の周辺装置を駆動するため、大き
な電流を十分に流すことができるＪ：うに、ｐＭＯ８Ｔ
ＱＩ、ｎＭＯ８ＴＱ２のトランジスタサイズを大きく設
定しそのオン抵抗値を低く設定している。In addition, the output circuit is capable of passing a large current to drive external peripheral devices.
The transistor size of QI, nMO8TQ2 is set large, and its on-resistance value is set low.
第４図は出力回路と外部装置との接続状況を示す説明図
である。同図に示すように、出力回路５の出力信号Ｙは
Ａ、ｉ！配線６を介してポンディングパッド７に出力さ
れている。このポンディングパッド７がワイヤ８を介し
て外部袋ｆｆ１ｌｏのインナーリード９に接続されてい
る。FIG. 4 is an explanatory diagram showing the connection status between the output circuit and an external device. As shown in the figure, the output signal Y of the output circuit 5 is A,i! It is output to the bonding pad 7 via the wiring 6. This bonding pad 7 is connected via a wire 8 to an inner lead 9 of the external bag ff1lo.
出力回路５ど外部装置１０との過渡状態にお（〕る接続
状況は、第５図の等価回路に示す如くであり、出力回路
５中のｐＭＯ８ＴＱ１あるいはｎＭＯ８ＴＱ２がオフか
らオンへ変化した瞬間の過渡現象として次の（１）式で
示す回路方程式が成立する。The connection situation between the output circuit 5 and the external device 10 in a transient state is as shown in the equivalent circuit of FIG. As a phenomenon, the circuit equation shown by the following equation (1) is established.
１−Ｐ２ が得られる。1-P2 is obtained.
ただし、
■ ：Ｃの両端の電圧
・・・（４・）
なお、（１）式におけるＲはｐＭＯ８ＴＱ１およびｎＭ
Ｏ８ＴＱ２のオン抵抗であり、Ｌ、Ｃは出力回路５およ
び外部装置１０全体のインダクタンス。However, ■: Voltage across C...(4・) In addition, R in equation (1) is pMO8TQ1 and nM
It is the on-resistance of O8TQ2, and L and C are the inductances of the output circuit 5 and the external device 10 as a whole.
容量である。capacity.
（１）式を解くと、 特に、 Ｒ２く ４ Ｌ ／ Ｃ を満足する場合、 Ｌ ・・・（５） のとぎ、 ・・・（６） となる。Solving equation (1), we get especially, R2ku 4 L/C If you satisfy L ...(5) Togi, ...(6) becomes.
ただし、
α
である。（６）、 （７）式より明らかなように、（５
）式を満足する場合には出力回路から外部に雑音（リン
ギングノイズ）を持った信号が出力されることになる。However, α. As is clear from equations (6) and (7), (5
), a signal with noise (ringing noise) is output from the output circuit to the outside.
前述したように出力回路の出力段のトランジスタｐＭＯ
３ＴＱ１．ｎＭＯ８ＴＱ２の１ヘランジスタザイズは大
きく、低抵抗値に設定されているため、（５）式を満足
してしまい、その結果、（６）、 （７）が成立するた
め、出力回路はリンギングノイズを持った出力信号を出
力してしまう。As mentioned above, the transistor pMO in the output stage of the output circuit
3TQ1. Since the nMO8TQ2 has a large one-herald resistor size and is set to a low resistance value, it satisfies equation (5), and as a result, (6) and (7) hold, so the output circuit eliminates ringing noise. It outputs the output signal that it has.
第６図は上記した問題点を回避した出力回路を示す回路
図である。同図に示すように、電源Ｖ、。FIG. 6 is a circuit diagram showing an output circuit that avoids the above problems. As shown in the figure, the power source V,.
と接地間に出ノｊ段のインバーター、Ｉｂを２つ並列に
設けている。インバーター はｐＭＯ３ＴＱｌａとｎＭ
Ｏ３丁Ｑ２ａとにより構成され、インバーターｂはｐＭ
Ｏ８丁Ｑ１ｂとｎＭＯ３ＴＱ２ｂとにより構成されてい
る。そして、ｌ）ＭＯ８１Ｑ１ａのドレイン、ｎＭＯ８
ＴＱ２ａのドレイン間のノードＮ３ａから得られる信号
とｐＭＯ３ＴＱ１ｂのドレイン、ｎＭＯ８ＴＱ２ｂのド
レイン間のノードＮ３ｂから１ｑられる信号とが合成さ
れた信号が出力信号Ｙとなっている。Two J-stage inverters, Ib, are installed in parallel between the inverter and the ground. Inverter is pMO3TQla and nM
O3 block Q2a, and inverter b is pM
It is composed of O8TQ1b and nMO3TQ2b. and l) the drain of MO81Q1a, nMO8
The output signal Y is a signal obtained by combining the signal obtained from the node N3a between the drains of TQ2a and the signal obtained from the node N3b between the drains of pMO3TQ1b and nMO8TQ2b.
一方、トランスフアゲ−１〜’Ｔ’Ｆ１．ｎＭＯ８下Ｑ
Ｎ下問Ｎ１間ンスファゲートＴＦ２．ＴＦ３が介挿され
る。これらのトランスファゲートＴ Ｆ ２ 。On the other hand, transfer game-1~'T'F1. nMO8 lower Q
N lower question N1 spacing gate TF2. TF3 is inserted. These transfer gates T F 2 .
ＴＦ３のｎ側ゲート、ｎ側ゲートにはトランスファゲー
トＴＦ１同様、入力信号Ａが印加される。The input signal A is applied to the n-side gate of TF3 and the n-side gate similarly to transfer gate TF1.
そして、ｐＭＯ８ＴＱＰ１． トランスファゲートＴＦ
１間のノードＰ１がｐＭＯ８ＴＱ１ ｂのゲトに接続さ
れ、トランスファゲート’ＴＦ１．ＴＦ２間のノードＰ
２がｐＭＯ８ＴＱ１ ａのゲートに接続され、トランス
フアゲ−１−ＴＦ２．”ｒＦ３間のノードＰ３がｎＭＯ
８ＴＱ２ａのゲートに接続され、トランスファゲートＴ
Ｆ３．ｎＭＯ８ＴＱＮ１間のノードＰ４がｎＭＯ８ＴＱ
２ｂのゲトに接続されている。なお、他の構成は第３図
と同じであるので説明は省略する。And pMO8TQP1. Transfer gate TF
1 is connected to the gate of pMO8TQ1b, and transfer gate 'TF1.1 is connected to the gate of pMO8TQ1b. Node P between TF2
2 is connected to the gate of pMO8TQ1a, and transfer gate 1-TF2. "Node P3 between rF3 is nMO
Connected to the gate of 8TQ2a, transfer gate T
F3. Node P4 between nMO8TQN1 is nMO8TQ
Connected to gate 2b. Note that the other configurations are the same as those in FIG. 3, so explanations will be omitted.
第７図は第６図で示した出力回路の動作を示すタイミン
グ図である。同図に示すように、時刻ｔｏに入力信号Ａ
がＬ″→ＩＩ ＨＩＩに立上ると、ｎＭＯ８ＴＱＮ１．
トランスファゲートＴＦ３．−ｒＦ２．ＴＦｌそれ
ぞれの信号伝播遅延により時刻１ ．１ ．１ ．１４
と順次ノードＰ４．Ｐ３゜Ｐ２．Ｐｌの電位がＩＩ Ｌ
１１レベルに立下る。FIG. 7 is a timing diagram showing the operation of the output circuit shown in FIG. 6. As shown in the figure, input signal A at time to
rises to L″→II HII, nMO8TQN1.
Transfer gate TF3. -rF2. Due to the signal propagation delay of each TFL, time 1. 1. 1. 14
and sequentially node P4. P3゜P2. The potential of Pl is II L
Fall to level 11.
時刻ｔ２〜ｔ３間は、ｐＭＯ８−ｒＱｌ ａ、Ｑｌｂ、
ｎＭＯ８ＴＱ２ａ、Ｑ２ｂが全てオフするため、出力信
号Ｙは時刻ｔ２〜ｔ３間を少し遅延し７ｊ時間幅におい
てハイインピーダンス状態（図中斜線で示す）となる。Between time t2 and t3, pMO8-rQla, Qlb,
Since nMO8TQ2a and Q2b are all turned off, the output signal Y is slightly delayed between times t2 and t3 and enters a high impedance state (indicated by diagonal lines in the figure) in a time width of 7j.
そして、時刻ｔ３をすぎるとｐＭＯ８丁Ｑ１ａがオンす
るため、出力信号Ｙがｉ Ｈ＋″レベル立−Ｆる。さら
に、時刻ｔ４をずぎると、ｐＭＯ８ＴＱ１ ｂもオンし
、２つのノドＮ３ａ、Ｎ３ｂから’ ｌ−１”レベルの
出力信＠Ｙが出力される。Then, after time t3, pMO8TQ1a is turned on, so the output signal Y rises to iH+'' level.Furthermore, after time t4, pMO8TQ1b is also turned on, and from the two nodes N3a and N3b. An output signal @Y of l-1'' level is output.
また、時刻ｔ５に入力信号ＡがＨ″→ＩＩ Ｌ ｕに立
下ると、ｌ）ＭＯ８ＴＱＰ１．ｌ−ランスファゲートＴ
Ｆ１．ｌ−ト２，１−Ｆ３それぞれの信号伝播遅延によ
り、時刻ｔ 、ｔｙ、ｔ８．ｔ、９と順次ノードＰ１
．Ｉ）２．Ｐ３．Ｐ４の電位が“ｌ−１”レベルに立上
る。Furthermore, when the input signal A falls from H'' to II Lu at time t5, l) MO8TQP1.l-transfer gate T
F1. Due to the signal propagation delays of L-F2 and 1-F3, times t, ty, t8 . t,9 and sequential node P1
．． I)2. P3. The potential of P4 rises to the "l-1" level.
時刻ｔ７〜ｔ８間４；［）ＭＯ８ＴＱ１ ａ、Ｑｌ ｂ
、ｎＭＯ８ＴＱ２ａ、Ｑ２ｂが全てオフするため、出力
信号Ｙは時刻ｔ 〜１８間を少し遅延した時同幅におい
てハイインピーダンス状態となる。時刻ｔ８をすぎると
ｎＭＯ８王Ｑ２ａがオンするため、出力信号Ｙが１１
Ｌ ＩＩレベルに反転し、さらに時刻ｔ９をずぎるどｎ
ＭＯ８Ｔ２ｂもオンし、２つのノードＮ３ａ、Ｎ３ｂか
ら“１−″ルベルの出力信号Ｙが出力される。Between time t7 and t8 4; [)MO8TQ1 a, Ql b
, nMO8TQ2a, and Q2b are all turned off, so that the output signal Y enters a high impedance state with a slight delay from time t1 to time 18. After time t8, nMO8 king Q2a turns on, so the output signal Y becomes 11
L Inverts to II level and further passes time t9.
MO8T2b is also turned on, and an output signal Y of "1-" level is output from the two nodes N3a and N3b.
このように遅延用に３つのトランスファゲートＴＦ１〜
］−Ｆ３をＤＭＯ３Ｉ−ＱＰｌ、ｎＭＯ８１−ＱＮ１間
に設けたため、インバーター８とＩｂの出力が同時に反
転することはない。したがって、個々のインバーター、
Ｉｂ内のトランジスタについて、（５）式を満足させな
いように設計してｉＪ３けば、出力信号Ｙにリンギング
ノイズは発生しない。In this way, three transfer gates TF1~
]-F3 is provided between DMO3I and QPl and between nMO81 and QN1, the outputs of inverter 8 and Ib are not inverted at the same time. Therefore, individual inverters,
If the transistor in Ib is designed so as not to satisfy equation (5), ringing noise will not occur in the output signal Y.
そこで、インバーター、Ｉｂ内のトランジスａ
夕のトランジスタサイズを従来より小さくしオン抵抗値
を上げ、個々のトランジスタのオン抵抗値が（５）式を
満足しないようにする（第１の条件）。Therefore, the size of the transistor a in the inverter Ib is made smaller than before to increase the on-resistance value so that the on-resistance value of each transistor does not satisfy equation (5) (first condition).
さらに、インバーターａのトランジスタとインバーター
ｂのトランジスタとの合成抵抗値が、大電流出力に耐え
られる程度の抵抗値となるように個々の抵抗値を設定す
る（第２の条件）。上記した２条件を満たすインバータ
ー、Ｉｂの個々のトランジスタのオン抵抗値、すなわち
ｐＭＯ３ＴＱ１ ａ、Ｑｌ ｂ、ｎＭＯ３ＴＱ２ａ、Ｑ
２ｂのオン抵抗値を設定すると、出力信号Ｙは大電流供
給機能を維持でき、上記したリンギングノイズ発生の問
題も回避できる。Further, the individual resistance values are set so that the combined resistance value of the transistors of the inverter a and the transistors of the inverter b is a resistance value that can withstand a large current output (second condition). The on-resistance values of the individual transistors of the inverter and Ib that satisfy the above two conditions, that is, pMO3TQ1 a, Ql b, nMO3TQ2a, Q
By setting the on-resistance value of 2b, the output signal Y can maintain a large current supply function, and the above-mentioned problem of ringing noise generation can also be avoided.
（発明が解決しようとする課題〕
しかしながら、ｐＭＯ８ＴＱＰ１．ｎＭＯ８ＴＱＮ１間
に３つのトランスファゲートＴＦ１〜ＴＦ３を設けたた
め、第７図に示すように入力信号Ａが出力信号Ｙに現れ
るまで比較的大ぎいΔを時間の遅延が生じてしまう問題
点があった。そこで、この羅延時間Δｔを短くし、出力
回路を高速に動作させることが考えられるが、遅延時間
Δｔを必要以上に短くするためには、各ノー１１１〜２
４間の信号伝播遅延時間を非常に短くする必要がある。(Problem to be Solved by the Invention) However, since three transfer gates TF1 to TF3 are provided between pMO8TQP1.nMO8TQN1, a relatively large Δ is applied until the input signal A appears as the output signal Y, as shown in FIG. There was a problem that a time delay occurred.Therefore, it is possible to shorten this delay time Δt and operate the output circuit at high speed, but in order to shorten the delay time Δt more than necessary, Each no 111~2
It is necessary to make the signal propagation delay time between the four terminals very short.
このため、ノードＰ２．Ｐ３間の信号変化の時間差が少
なくなり、時刻ｔ２〜ｔ３ （ｔ７〜ｔ８）間にｎＭＯ
８ＴＱ２ａ （ｐＭＯ８ＴＱＩ ａ）が完全にオフ状態
になる以前に、ｐＭＯ８ＴＱ１ａ （ｎＭＯ８ＴＱ２ａ
）がオン状態となり、電源■、。〜接地間に貫通電流が
流れてしまうという問題点があった。Therefore, node P2. The time difference between signal changes between P3 becomes smaller, and nMO increases between times t2 and t3 (t7 and t8).
Before 8TQ2a (pMO8TQI a) is completely turned off, pMO8TQ1a (nMO8TQ2a
) is turned on, and the power is turned on. - There was a problem that a through current would flow between the ground and the ground.
また、ｐＭＯ８ＴＱ１ ａ、Ｑｌ ｂ、ｎＭＯ３ＴＱ２
ａ、Ｑ２ｂが順次オン、オフするため、第７図に示すよ
うに出力信号Ｙの安定している期間（最終目的の出力電
流が取出ける期間）Δｔ、が短くなってしまうという問
題点があった。Also, pMO8TQ1 a, Ql b, nMO3TQ2
Since a and Q2b are turned on and off sequentially, there is a problem that the period during which the output signal Y is stable (the period during which the final target output current can be obtained) Δt becomes short, as shown in FIG. Ta.
この発明は上記のような問題点を解決するためになされ
たちので、リンギングノイズ及び貫通電流を生じさせる
ことなく、高速動作可能でかつ出力信号の安定している
期間が十分に確保できる出力回路を得ることを目的とす
る。The present invention has been made to solve the above-mentioned problems. Therefore, an output circuit that can operate at high speed without causing ringing noise or through current, and can ensure a sufficient period during which the output signal is stable is provided. The purpose is to obtain.
この発明にかかる半導体集積回路は、入力信号に応答す
る、並列に接続された複数の相補型インバータを備え、
複数の前記相補型インバータの出力を合成して出力信号
を出力する回路であって、前記相補型インバータを構成
するトランジスタの、前記入力信号が反転する場合にお
けるタイミング制御を、オンからオフへの変化が、全相
補型インバータのトランジスタにおいて同時に生じ、次
に、所定時間経過後、オフからオンへの変化が、１つの
相補型インバータのトランジスタごとに所定時間間隔毎
に生じるように行っている。A semiconductor integrated circuit according to the present invention includes a plurality of complementary inverters connected in parallel that respond to an input signal,
A circuit for synthesizing outputs of a plurality of complementary inverters and outputting an output signal, the circuit controlling timing of transistors forming the complementary inverters when the input signal is inverted, from on to off. occurs simultaneously in all the complementary inverter transistors, and then, after a predetermined period of time has elapsed, a change from off to on occurs for each complementary inverter transistor at predetermined time intervals.
この発明における相補型インバータを構成するトランジ
スタの、入力信号が反転する場合におけるタイミング制
御は、オンからオフへの変化が、全相補型インバータの
トランジスタにおいて同時に生じるように行っているた
め、この間の応答時間は高速になる。In this invention, the timing control of the transistors constituting the complementary inverter when the input signal is inverted is performed so that the change from on to off occurs simultaneously in all the transistors of the complementary inverter, so the response during this time is Time becomes faster.
第１図はこの発明の一実施例である出力回路を示す回路
図である。同図に示すように、ｐＭＯ８ＴＱＰＩ 、ｎ
ＭＯ８ＴＱＮ１間にトランスファゲートＴＦＩが介挿さ
れ、ｐＭＯ３ＴＱＰ１のゲート、ｎＭＯ３ＴＱＮ１のゲ
ート及びトランスファゲートＴＦ１のｎ側ゲート、ｎ側
ゲートには、入力信号ＡをインバーターＮで反転して得
られる反転入力信号Ａが印加されている。FIG. 1 is a circuit diagram showing an output circuit according to an embodiment of the present invention. As shown in the figure, pMO8TQPI, n
A transfer gate TFI is inserted between MO8TQN1, and an inverted input signal A obtained by inverting input signal A with an inverter N is applied to the gate of pMO3TQP1, the gate of nMO3TQN1, and the n-side gate and n-side gate of transfer gate TF1. is being applied.
また、出力段のインバーター、１ｂとｌ）ＭＯ５ＴＯＰ
１． トランスファゲート−１−Ｆ １及びｎＭＯ８Ｔ
ＱＮ１との間にＮＡＮＤゲートＮＡ１．ＮＡ２及びＮＯ
ＲゲートＮ０Ｒ１，Ｎ０Ｒ２が設けられている。Also, the output stage inverter, 1b and l) MO5TOP
1. Transfer gate-1-F 1 and nMO8T
A NAND gate NA1. NA2 and NO
R gates N0R1 and N0R2 are provided.
ＮＡＮＤゲートＮＡ１．ＮＡ２及びＮＯＲゲートＮ０Ｒ
Ｉ、Ｎ０Ｒ２の一方入力は入力信号Ａである。そして、
ＮＡＮＤゲートＮＡ１とＮＯＲゲートＮ０Ｒ１の他方入
力はｐＭＯ８ＴＱＰ１．、ｔ−ランスファゲートＴＦＩ
間のノードＮ１に接続され、ＮＡＮＤゲートＮＡ２とＮ
ＯＲゲートＮＯＲ２の他方人力は、トランスファゲート
ＴＦ１．ｎＭＯ８ＴＱＮ １間のノードＮ２に接続され
る。NAND gate NA1. NA2 and NOR gate N0R
One input of I and N0R2 is input signal A. and,
The other input of NAND gate NA1 and NOR gate N0R1 is pMO8TQP1. , t-transfergate TFI
connected to the node N1 between the NAND gates NA2 and N
The other hand of OR gate NOR2 is connected to transfer gate TF1. Connected to node N2 between nMO8TQN1.
ＮＡＮＤゲートＮＡ１およびＮＡ２の出力はそれぞれｐ
ＭＯ３１−ＱｌｂおよびｐＭＯ８ＴＱ１ａのゲートに、
ＮＯＲゲートＮ ＯＲ１およびＮ０Ｒ２の出力はそれぞ
れｎＭＯ３ＴＱ２ａおよびｒ＋ＭＯ８ＴＱ２ｂにそれぞ
れ接続される。なお、他の構成は、第６図の従来回路と
同じであるので説明は省略する。The outputs of NAND gates NA1 and NA2 are p
At the gates of MO31-Qlb and pMO8TQ1a,
The outputs of NOR gates NOR1 and N0R2 are connected to nMO3TQ2a and r+MO8TQ2b, respectively. Note that the other configurations are the same as the conventional circuit shown in FIG. 6, so a description thereof will be omitted.
第２図は第１図で示した出力回路の動作を示す波形図で
ある。同図に示すように時刻ｔ ′に入力信号Ａがｌ
Ｌ ＩＩ→゛′］−ド′に立上ると、時刻ｔ。FIG. 2 is a waveform diagram showing the operation of the output circuit shown in FIG. 1. As shown in the figure, the input signal A is l at time t'.
When L II→゛']-do' rises, time t occurs.
′近傍の時刻ｔ ′にＮＯＲゲートＮ０ＲＩ、ＮＯＲ２
の一方人ノコがＨ″になるため、Ｎ ＯＲゲ１−Ｎ０Ｒ
Ｉ、Ｎ０Ｒ２の出力は共に’ｌ”に反転する。そして、
時刻ｔ。′よりｐ Ｍ ＯＳ Ｔ Ｑ Ｐｌの信号伝播
遅延時間Δｔ１経過した時刻ｔ２にノードＮ１の電位が
゛′Ｈ″Ｈ″になるため、２人力とも′Ｈ″どなったＮ
ＡＮＤゲートＮΔ１の出力がＩＩ Ｌ ＩＩに反転する
。そして、時刻ｔ２よりトランスファゲートＴＦＩの信
号伝播貯延時間Δｔ２経過後の時刻に、′ に、ノード
Ｎ２の電位が“′Ｈ″レベルになるため、２人力とも′
″１１−ビ′ったＮＡＮＤゲートＮＡ２の出力が１１１
ＩＩに反転する。'NOR gates N0RI and NOR2 at time t' near
On the other hand, since the man-no-ko becomes H'', NORge1-N0R
The outputs of I and N0R2 are both inverted to 'l'. Then,
Time t. Since the potential of node N1 becomes ``H''H'' at time t2 when the signal propagation delay time Δt1 of p
The output of AND gate NΔ1 is inverted to II L II. Then, at a time after the signal propagation delay time Δt2 of the transfer gate TFI has elapsed from time t2, the potential of node N2 becomes "H" level at
The output of the NAND gate NA2, which was ``11-bit'', is 111.
Flip to II.
上記した信号変化に伴い、時刻ｔ１′〜１２間は、ｐＭ
Ｏ８ＴＱ１ ａ、Ｑｌ ｂ、ｎＭＯ３ＴＱ２ａ、Ｑ２ｂ
が全てオフする１＝め、出力信号Ｙは時刻ｔ ′〜し
′間を少し遅延させた時間幅においてハイインピーダン
ス状態（図中斜線で示す）となる。そして、時刻ｔ２′
をすぎるとｐＭＯ８ＴＱ１ｂがオンするため、出力信号
Ｙは’ ｌ−（”レベルに反転する。そして、時刻１３
′をづぎると、ｐＭＯ８ＴＱ１ａもオンし、２つのノー
ドＮ３ａ。Along with the above signal change, between times t1' and t12, pM
O8TQ1 a, Ql b, nMO3TQ2a, Q2b
1 = all are off, the output signal Y is from time t' to
It becomes a high impedance state (indicated by diagonal lines in the figure) in a time width with a slight delay between ''. Then, time t2'
When pMO8TQ1b is turned on, the output signal Y is inverted to 'l-('' level. Then, at time 13
', pMO8TQ1a also turns on, and two nodes N3a.
Ｎ３ｂ双方から゛トビルベルの出力信号Ｙが出力される
。An output signal Y of the built-in bell is output from both N3b.
時刻１４′に入力信号Ａが’ ｌ−１”→ＩＩ Ｌ Ｉ
Ｉに立下ると、時刻ｔ ′近傍の時刻ｔ ′にＮＡＮＤ
ゲートＮ△１．ＮＡ２の一方入力がＩＩ Ｌ ＩＩにな
るため、ＮＡＮＤゲートＮＡ１．ＮＡ２の出力はＩＩ
ＦＩ ＩＩに反転する。そして、時刻ｔ ′よりｎ１ｙ
１０ＳＴＱＮＩの信号伝播遅延時間△ｔ３経過した時刻
ｔ ′に、ノードＮ２の電位がＩＩ Ｌ Ｉ＋レレベに
なるため、２人力とも“Ｉ Ｌ ｒ＋になったＮＯＲゲ
ートＮ Ｏｒ＜ ２の出力が“］」″に反転する。そし
て、時刻１＝′ よりトランスファゲート１゛Ｆ２の信
号伝播遅延時間Δｔ４経過した時刻ｔ ′に、ノードＮ
１の電位が１１ Ｌ １１レベルになるため、２人力と
も１１ Ｌ ＩＩになったＮＯＲゲー１−Ｎ０Ｒ１の出
力がパ１−Ｌ′に反転する。At time 14', input signal A becomes 'l-1''→II L I
When I falls, NAND at time t' near time t'
Gate N△1. Since one input of NA2 becomes II L II, the NAND gate NA1. The output of NA2 is II
Flip to FI II. Then, from time t', n1y
At time t' when the signal propagation delay time Δt3 of 10STQNI has elapsed, the potential of the node N2 becomes the II L I+ level, so that both of them can output "I L r+" and the output of the NOR gate N Or < 2 is "]" Then, at time t', when the signal propagation delay time Δt4 of transfer gate 1゛F2 has elapsed from time 1=', node N
Since the potential of NOR gate 1 becomes 11 L 11 level, the output of NOR gate 1-N0R1, which has become 11 L II, is inverted to P1-L'.
ト記した信号変化に伴い、時刻ｔ５′〜ｔ６間は、ｐＭ
Ｏ３ＴＱＩ ａ、Ｑｌ ｂ、ｎＭＯ８ＴＱ２ａ、Ｑ２ｂ
が全でオフするため、出ノＪ信号Ｙは時刻ｔ ′〜１−
６′間を少し遅延させた時間幅においてハイインピーダ
ンス状態（図中斜線で示す）となる。そして、時刻ｔ６
′をすぎるとｎＭＯ３Ｔ Ｑ ２ ｂがオンするため、
出力信号Ｙは″′Ｌ″レベルに反転する。さらに時刻ｔ
７′をずぎると、ｎＭＯ８ＴＱ２ａもオンし、２つのノ
ードＮ３ａ。Due to the signal change mentioned above, between time t5' and t6, pM
O3TQI a, Ql b, nMO8TQ2a, Q2b
is completely off, the output J signal Y is at time t'~1-
A high impedance state (indicated by diagonal lines in the figure) is achieved in a time width in which the period 6' is slightly delayed. And time t6
’, nMO3T Q 2 b turns on, so
The output signal Y is inverted to the ``L'' level. Furthermore, time t
7', nMO8TQ2a is also turned on, and two nodes N3a.
Ｎ３ｂから゛′Ｌ″レベルの出ツノ信号Ｙが出力される
。An output signal Y at the "L" level is output from N3b.
このように、この実施例によれば、従来同様、インバー
ター、［ｂの出力が同時に反転することはない。従って
第６図で示した従来の出力回路同様、リンギングノイズ
を出力することなく大電流出力を可能にできる。In this way, according to this embodiment, the outputs of the inverter [b are not inverted at the same time, as in the conventional case. Therefore, like the conventional output circuit shown in FIG. 6, it is possible to output a large current without outputting ringing noise.
しかも、インバーター 、インバーターｂのトランジス
タのオンリオフへの変化は、従来は、順次行っていたが
、本実施例では同時に行っているため、従来より高速に
応答することができる１、その結果、出力信号Ｙの安定
している期間Δ１−．ム、従来より長い期間確保できる
。さらに、遅延時間Δｔ２．Δｔ４を短縮し、高速化を
図ることもできる。これらの時間Δｔ２．Δｔ４はＯに
ならなりれば、微小時間であっても出力回路に何のデメ
リットも生じない。Moreover, conventionally, the transistors of the inverter and inverter b were turned on and off sequentially, but in this embodiment they are done simultaneously, which enables a faster response than in the past.1 As a result, the output signal Stable period of Y Δ1−. can be secured for a longer period than before. Furthermore, delay time Δt2. It is also possible to shorten Δt4 and increase the speed. These times Δt2. If Δt4 becomes O, no disadvantage will occur to the output circuit even if the time is minute.
また、トランスフアゲ−１−１Ｆ１の信号伝播「延時間
の短縮化は行わずに、応答の高速化を実現したため、時
刻ｔ ′〜ｔ’ （ｔ ’〜ｔ ’）間に、ｎＭＯ
８丁Ｑ２ｂ （ｐＭＯ８王Ｑ１ ｂ）が完全にオフ状態
になる以前にｐＭＯ８ＴＱ１ｂ（ｎＭＯ８ＴＱ２ｂ）が
オン状態になることはなく、貫通電流も流れない。In addition, since we achieved faster response without shortening the signal propagation time of transfer game 1-1F1, nMO
pMO8TQ1b (nMO8TQ2b) does not turn on before 8th Q2b (pMO8Q1 b) completely turns off, and no through current flows.
以上説明したように、この発明によれば、相補型インバ
ータを構成するトランジスタの、前記入力信号が反転す
る場合におけるタイミング制御を、オンからオフへの変
化が、全相補型インバータのトランジスタにおいて同時
に生じ、次に、所定時間経過後、オフからオンへの変化
が、１つの相補型インバータのトランジスタごとに所定
時間間隔毎に生じるように行ったため、貫通電流及びリ
ンギングノイズを生じさせることなく高速に動作でき、
かつ出力信号の安定した期間も十分に確保できる効果が
ある。As described above, according to the present invention, the timing control of the transistors constituting the complementary inverter when the input signal is inverted is such that the change from on to off occurs simultaneously in all the transistors of the complementary inverter. Next, after a predetermined period of time has elapsed, the transition from OFF to ON occurs at predetermined time intervals for each transistor of one complementary inverter, so that it can operate at high speed without causing any through current or ringing noise. I can do it,
Moreover, it has the effect of ensuring a sufficient period during which the output signal is stable.
第１図はこの発明の一実施例である出力回路を示す回路
図、第２図は第１図で示した出力回路の動作を示したタ
イミング図、第３図は従来の出力回路を示す回路図、第
４図は従来の出力回路と外部装置の接続状況を示した説
明図、第５図は出力回路と外部装置の接続時における過
渡現象を説明した等価回路図、第６図は従来の出力回路
を示す回路図、第７図は第６図で示した出力回路の動作
を示したタイミング図である。
図において、１．Ｉｂはインバータ、Ｑｌ ａ。
ＱｌｂはｐＭＯ８Ｔ、Ｑ２ａ、Ｑ２ｂはｎＭＯ８ＴＳＮ
Ａ１．ＮＡ２はＮＡＮＤゲート、Ｎ０ＲＩ。
Ｎ ＯＲ２はＮＯＲゲート、Ａは入力信号、Ｙは出力信
号である。
なお、各図中同一符号は同一または相当部分を示す。
代理人 大 岩 増 雄FIG. 1 is a circuit diagram showing an output circuit according to an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of the output circuit shown in FIG. 1, and FIG. 3 is a circuit diagram showing a conventional output circuit. Figure 4 is an explanatory diagram showing the connection status of the conventional output circuit and external device, Figure 5 is an equivalent circuit diagram explaining the transient phenomenon when connecting the output circuit and external device, and Figure 6 is the conventional A circuit diagram showing the output circuit, and FIG. 7 is a timing diagram showing the operation of the output circuit shown in FIG. In the figure, 1. Ib is an inverter, Qla. Qlb is pMO8T, Q2a, Q2b are nMO8TSN
A1. NA2 is a NAND gate, N0RI. NOR2 is a NOR gate, A is an input signal, and Y is an output signal. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa
Claims (1)
補型インバータを備え、複数の前記相補型インバータの
出力を合成して出力信号を出力する半導体集積回路にお
いて、 前記相補型インバータを構成するトランジスタの、前記
入力信号が反転する場合におけるタイミング制御を、 オンからオフへの変化が、全相補型インバータのトラン
ジスタにおいて同時に生じ、 次に、所定時間経過後、オフからオンへの変化が、１つ
の相補型インバータのトランジスタごとに所定時間間隔
毎に生じるように行ったことを特徴とする半導体集積回
路。(1) In a semiconductor integrated circuit that includes a plurality of parallel-connected complementary inverters that respond to an input signal, and that synthesizes the outputs of the plurality of complementary inverters and outputs an output signal, the complementary inverter is configured. The timing control of the transistors when the input signal is inverted is such that a change from on to off occurs simultaneously in the transistors of all complementary inverters, and then, after a predetermined period of time, a change from off to on occurs. 1. A semiconductor integrated circuit characterized in that the semiconductor integrated circuit is configured such that each transistor of one complementary inverter is generated at predetermined time intervals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289283A JPH02134923A (en) | 1988-11-15 | 1988-11-15 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289283A JPH02134923A (en) | 1988-11-15 | 1988-11-15 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134923A true JPH02134923A (en) | 1990-05-23 |
Family
ID=17741170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289283A Pending JPH02134923A (en) | 1988-11-15 | 1988-11-15 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134923A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256215A (en) * | 1991-02-08 | 1992-09-10 | Nec Yamagata Ltd | Output circuit |
| WO2007023866A1 (en) * | 2005-08-23 | 2007-03-01 | Matsushita Electric Industrial Co., Ltd. | Intermittent operation circuit and modulation device |
| JP2008023113A (en) * | 2006-07-21 | 2008-02-07 | Nippon Shikizai Inc | Molding apparatus and molding method of cosmetic |
| JP2010028427A (en) * | 2008-07-18 | 2010-02-04 | Denso Corp | Driving transistor control circuit |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
-
1988
- 1988-11-15 JP JP63289283A patent/JPH02134923A/en active Pending
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