JPH0213127A - Asynchronous non-logic type programmable counter - Google Patents

Abstract

PURPOSE:To attain ease of use with simple constitution by controlling the entire frequency division of a counter by an (n+1) bit frequency division command input means. CONSTITUTION:An output of a pre-stage counter section 1 is a clock input of a post-stage counter section 2, a comparator circuit 3 uses an output of n-set of flip-flops of the post-stage counter section 2 as one input and uses an n-bit 8 of the frequency division command input means as other input. Then the pre-stage counter section 1 uses an output of the comparator circuit 3 and at least 1-bit 9 of the frequency division command input means as a control signal for the changeover of the frequency division ratio and the frequency division command input means in (n+1)-bit controls the entire frequency division ratio of the counter. Thus, ease of use is attained with simple constitution.

Description

【発明の詳細な説明】 【産業上の利用分野Ｊ 本発明はトランジスタ数の少ないプログラマブルカウン
タに関するものである。 【従来の技術】 まずはじめにことばの意味を明確にしておく。 同期式カウンタとはカウンタを構成するすべてのフリッ
プフロップのクロック端子が共通に結線されたものであ
り、そうでないものを非同期式カウンタという、論理形
カウンタとはカウンタを構成する各フリップフロップの
出力を２進数とみたとき、これが０から順次ｌずつ増え
ていくもののことをいい、そうでないものを非論理形カ
ウンタという０例えば４進カウンクを考＾たとき、（０
０）→（Ｏｌ）→（ｌＯ）→（１１）→（００）という
動きをするのは論理形カウンタであり、　（００）−（
０１）−（１１）→（１０）→（００）という動きをす
るのは非論理形カウンタである。プログラマブルカウン
タとはカウンタの分周比を外部からの制御信号で自由に
設定できるカウンタのことである０本発明のプログラマ
ブルカウンタは同期式及び論理形という条件をはずし、
トランジスタ数を最小にしたものである９従来のプログ
ラマブルカウンタで最もトランジスタの少ないものは第
５図（ａ）に示すものである。これはりップルカウンタ
のリセット端子を使うものであり、以下第５図にしたが
って簡単に構成と動作を説明する。１０１から１０６は
Ｄタイプのフリップフロップ（以下ＦＦと記す）であり
、これらは６段のリップルカウンタを構成している。各
ＦＦの出力Ｑ０〜Ｑ、を２進値とみたとき、通常（通常
とはリセット入力１１６がハイのとき）はＣＬＯＣＫ入
力１００の立上りごとに１ずつカウントアツプしてい（
、ａ０〜ａ６の６本の入力はカウンタの分周比を指定す
る信号であり、これを２進値とみたとき（Ｎ−１）とな
るものとする、すなわちａｓ　ｘ２’　＋ａ４Ｘ２’　
＋ａｓ　Ｘ２”　＋ａ、Ｘ２”　＋Ｂ、Ｘ２’　＋ａｏ
　Ｘ２°＝Ｎ−１とする。１０８から１１３は排他的論
理和ゲート（以下ＥＸＯＲゲートと記す）であり、ａｉ
とＱｉが一致したときローを出力し、そうでないときハ
イを出力する。１１４は論理和ゲート（以下ＯＲゲート
と記す）であり、その出力Ｍはａ０〜ａ、とＱ０〜Ｑ、
が一致したときローとなる。すなわちＭはりップルカウ
ンクがＮ−１になったことを検出する信号であり、これ
がＦＦ　ｌ　０７にＣＬＯＣＫｌｏｏの反転信号でとり
こまれ、その出力１１６がリップルカウンタのリセット
信号となっている。第５図（ｂ）で動作説明をする。カ
ウンタの値がＯからＮ−２までの間はカウンタはＣＬＯ
ＣＫ　１００の立上りごとに１ずつカウントアツプして
いき、Ｔｃでカウンタの値がＮ−１になると、そのとき
一致検出信号Ｍがローとなり、ｔｃの次のｔｄにおいて
Ｆ’ＦＩＯ７の出力のＱ、（＝信号１１６）がローとな
り、カウンタは０にリセットされるａｔｅにおいてもＱ
、はローのままであるため、カウンタは０のままである
。ｔｆにおいてＱ、はハイにもどり、カウンタのリセッ
トは解除され、ｔｇ以降のＣＬＯＣＫｌｏｏの立上りご
とにカウンタは又ｌずつカウントアツプしていく、この
ようにしてカウンタは０からＮ−１をくり返すＮ進カウ
ンタとなる。 〔発明が解決しようとする課題］ 第５図（ａ）に示した従来のプログラマブルカウンタに
は次の３つの欠点がある。 第１の欠点・・・カウンタのリセット信号を作り出すた
めのＦＦ１０７が必要なため、トランジスタ数が多くな
ってしまう。 第２の欠点・・・第５図（ｂ）のクロックのタイミング
ｔｃにおいてカウンタがカウントアツプしたあとｔｄに
おいて一致検出信号Ｍをサンプルするため、ＦＦ　１０
１から１０６とＥＸＯＲゲートｌ１３とＯＲゲート１１
４の各素子の遅延時間の和がｔｃとｔｄの間隔Ｔ、より
小さくなくてはならず、したがってカウンタの動作周波
数が低くなってしまう。 第３の欠点・・・カウンタの値は０からＮ−１までをく
り返すが、０である時間が長く、Ｎ−１である時間が短
いため、このカウンタの出力をシステム等のタイミング
信号として使うとき、注意が必要であり使いにくい。 本発明の目的は上記の３つの欠点を除去したプログラマ
ブルカウンタを提供する事にある。 〔課題を解決するための手段］ 本発明は、外部からの制御信号により、分周比が制御さ
れる前段カウンタ部と、　ｎ　（ｎは、自然数）個のフ
リップフロップより構成され分周比が２″である後段カ
ウンタ部と、複数組のｎビットの入力の大小を比較する
比較回路と、カウンタ全体の分周比を外部より指定する
（ｎ＋１）ビットの分周比指示入力手段とからなり、前
記前段カウンタ部の出力は前記後段カウンタ部のクロッ
ク入力となり、前記比較回路は前記後段カウンタ部のｎ
個のフリップフロップの出力を一方の入力とし、前記分
周比指示入力手段のｎビットをもう一方の入力とし、前
記前段カウンタ部は前記比較回路の出力と前記分周比指
示入力手段の少なくとも１ビットとを分周比切換えのた
めの制御信号とし、（ｎ＋１）ビットの前記分周比指示
入力手段によりカウンタ全体の分周比が制御されること
を特徴とする。 又、本発明は、前記後段カウンタ部がｎ個のフリップフ
ロップより構成されるリップルカウンタであることを特
徴とする。 〔実　施　例］ 以下第１図にもとづいて本発明の説明をする。 第１図は本発明の実施例を一般的な形で示したものであ
る。ｌは前段カウンタ部、２は後段カウンタ部、３は比
較回路であり、８は（ｎ＋１）ビットの分周比指示入力
のうちの下位ｎビット、９は分周比指示入力手段の最上
位の１ビットである。 ４はカウンタへのクロック入力である。前段カウンタ部
ｌにはクロック人力４のほかにカウンタの分周比を制御
する２本の人力がきている。１本は分周比指示入力手段
の最上位ビット９　（＝ａ、）であり、もう１本は比較
回路３の出力５　（＝Ｍ）である、ａｌｌ、Ｍと分周比
との関係は次のようになっている。 ａｎ＝１のときは、Ｍ＝１なら４進カウンク、Ｍ＝Ｏな
ら３進カウンタとなる。 ａｎ＝ｏのときは、Ｍ＝１なら３進カウンク。 Ｍ＝Ｏなら２進カウンタとなる。 後段カウンタ部２はｎ個のＦＦより構成される２ｎ進カ
ウンタであり、前段カウンタ部ｌの出力６をクロック入
力としている。前段カウンタ部ｌ及び後段カウンタ部２
を構成するＦＦすべてについて、カウンタの動作を制御
するためにリセット信号を用いていないのが本発明の大
きな特徴である。比較回路３は後段カウンタ部の出カフ
（Ｑ０〜Ｑ、、）と分周比指示入力手段の下位ｎビット
８（ａ０〜ａ＋＋−１の大小を比較し、後段カウンタ部
の出力が分周比指示入力手段の下位ｎビットより小さい
か又は等しいときハイを出力する。すなわち、ａｎ−１
Ｘ２’−’　＋−＋ａ　、　ｘ２　’　＋ａ。 ｘ２°≧Ｑｌｌ−Ｉ　Ｘ　２’−’　＋・・−＋ｑ　ｌ
　Ｘ　２　’　＋Ｑａ×２°のときＭ＝１となり、それ
以外のとき１Ｍ＝０となる。 さて１以上第１図の構成と各構成要素の機能及び関係を
説明したが、ここで動作を追ってみよう、すなわち、分
周比指示人力ａ。、ａイード・・０２、ａｏに対してカ
ウンタがどのような動作をするか考えてみる。 まずａｎ＝１の場合を考える。このとき前段カウンタ部
ｌはＭの値により４進又は３進カウンタとなる。ここで
以下の説明のために分周比指示入力の下位ｎビット（ａ
ｏ〜ａ＋＋−１）を２値数とみたときの値をＡとする。 すなわち、Ａ＝６．−、Ｘ２”　＋・＋ａ　ｌ　ｘ２　
’　＋ａ。×２°とする。このとき、後段カウンタ部の
出力の値がＯからＡの間の（Ａ＋１）回はＭ＝１となり
前段カウンタ部は４進カウンタとして動作する。又後段
カウンタ部の出力の値がＡ＋１から２ｎ−１までの（２
Ｉｌ−Ａ−１）回はＭ＝Ｏとなり、前段カウンタ部は３
進カウンクとなる。したがってカウンタ全体としては、
（４ｘ　（Ａ＋１）＋３ｘ　（２’−Ａ−１））進カウ
ンタとなる。この式を整理すると、２”’　＋２’＋Ａ
＋１となる。 次にａ７＝０の場合も同様に考えると、前段カウンタ部
は（Ａ＋１）回、３進カウンタとなり。 （２’−Ａ−１）回、２進カウンタとなり、カウンタ全
体としては（３Ｘ　（Ａ＋１）＋２Ｘ（２’−Ａ−１）
）進カウンタとなる。この式を整理すると、２”’＋Ａ
＋１となる。 まとめると、第１図のカウンタは、ａｎ＝１のとき、２
”’　＋２’＋Ａ＋１進カウンタとなり、ａ、、＝０の
とき、２”’　＋Ａ＋１進カウンタとなるため、ａ７の
値のいかんにかかわらず２“”　＋ａｎ×２１１＋Ａ＋
１　（＝２″。１＋ａｌｌ×２″＋ａ　１ｌ−Ｉ　Ｘ　
２　’−’　＋　・＝　＋　ａ　ｒ　Ｘ　２　’　＋　
ａ　ａ　Ｘ　２°＋１）進カウンタになるといえる。す
なわち、第１図のカウンタは分周比指示人力ａ、、ａｎ
−＋＊・・・ａ　Ｉ　ｔ　ａ　Ｏに対し、分周比が２　
”　’　＋　ａ　ｎ　Ｘ　２　”＋ａｎ−＋　　Ｘ２”
−’　　−１−＋＋ａ　　Ｉ　　Ｘ２　　’　　＋ａ　
　ｏ　　Ｘ２　　°　＋ｌとなるプログラマブルカウン
タである。 第２図は、第１図の本発明の実施例のより具体的な例と
して、ｎ＝４の場合について実施例を示したものである
。第２図の実施例の動作は第１図と全く同じであり、又
図面中の箇所を示す数字も第１図の各箇所の数字にｌＯ
をたしたものが完全に対応しているので、第１図の説明
の中のｎを４でおきかえ、図面中の箇所を示す数字につ
いてはｌＯだしたものでおきかλれば第２図の説明にな
るので、ここでは第２図の概要の説明は省略し、細かな
点での補足説明をすることにする。 第２図の前段カウンタ部の分周比はａ４とＭの値により
、４進、３進、２進のいずれかになるが、その関係を第
３図で説明する−　ａ　ａ　＝　１かっＭ＝１のときは
、第３図（ａ）のように４進カウンタになる。ａ４＝１
かつＭ＝０．またはａ４＝０かつＭ＝１のときは第３図
（ｂ）のように３進カウンクになり、ａ４＝０かつＭ＝
０のときは第３図（Ｃ）のように２進カウンタとなる。 前段カウンタ部の実施例としては第２図の中で示したち
の以外にもいくつかあり、これを第４図に示す。 ａ４、Ｍと分周比との関係はいずれも第２図の前段カウ
ンタ部と同じである。又第２図の実施例では後段カウン
タ部としてリップルカウンタを用いたが、これは特にリ
ップルカウンタに限定するわけではなく同期式カウンタ
等２４進カウンタであればなんでもよい、又第２図の実
施例の比較回路においては、（ａｏ、ａ＋、ａｓｓ　ａ
ｓ）に対して（Ｑ、、Ｑ、、Ｑよ、Ｑコ）をそれぞれ数
字の順に対応させて比較しているが、この対応関係は全
く自由であり、又後段カウンタ部の出力もＱ出力側に限
らすＱ出力側からもってきてもよい、すなわち（ａｏ、
ａ３、ａ３、ａ、）に対して、又（Ｑ３、Ｑ、、Ｑ、、
Ｑ、）の順に対応させてもよいし、又（Ｑ、、Ｑｏ、Ｑ
ｓ、Ｑ、）の順に対応させてもよい、というのは第２図
の比較回路は２組の入力の大小を比較するのは本来の目
的ではなく、後段カウンタ部のとりえる１６通りの値に
対し、Ａ＋１回、その出力Ｍをハイ（Ｍ＝１）にしさ＾
すればよいからである。前段カウンタ部ｌｌ、後段カウ
ンタ部１２、比較回路１３については、第２図に示した
もの以外にもいくつか実施例があるが、いずれにしても
第２図のカウンタは分周比指示人力ａ４、ａコ、ａ諺＊
　ａ　（、ａ６に対し、（２’　＋ａ４Ｘ２’　＋ａｓ
　Ｘ２”　＋ａ、Ｘ２”＋ａ、ｘ２’＋ａｏＸ２°＋１
）進のプログラマブルカウンタとなる。すなわちａ４か
ら８０をかえることにより３３進から６４進まで自由に
設定できる。 ［発明の効果１ 本発明は、次のような効果があることがわかる。 効果１・・・１−ランジスタ数が少ない、第５図（ａ）
のトランジスタが１４０個に対し、第２図では１００個
となり、２０％少なくなっている。 効果２・・・動作周波数が改善されている。第５図（ａ
）のＦＦ１０７のようにクロック入力１００の反転信号
を使ったＦＦがないので、第２図の動作周波数は第５図
（ａ）の約２倍に改善されている。 効果３・・・カウンタの各状態はすべて一定時間である
。第５図（ａ）のようにカウンタのリセット端子を使っ
ていないので、０の状態が長く、Ｎ−１の状態が短いと
いうようなことは第２図のカウンタにはない。 プログラマブルカウンタは外部からの設定値をかえるだ
けで任意の分周比が得られ、非常に便利なものであり、
タイミング回路等に広く使われている０本発明の非同期
式非論理形プログラマブルカウンタは従来のプログラマ
ブルカウンタの欠点をすべて改善したものでその効果は
非常に大きい。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application J] The present invention relates to a programmable counter with a small number of transistors. [Prior Art] First, let us clarify the meaning of words. A synchronous counter is one in which the clock terminals of all the flip-flops that make up the counter are connected in common; otherwise, it is called an asynchronous counter, and a logical counter is one in which the clock terminals of all the flip-flops that make up the counter are connected in common. When viewed as a binary number, it refers to a number that increases sequentially by l from 0; otherwise, it is called a non-logical counter.For example, when considering a quaternary count, (0
It is a logical type counter that moves as 0) → (Ol) → (lO) → (11) → (00), and (00) - (
It is a non-logical counter that moves as follows: 01)-(11)→(10)→(00). A programmable counter is a counter whose frequency division ratio can be freely set using an external control signal.
Among the nine conventional programmable counters that have the smallest number of transistors, the one with the least number of transistors is shown in FIG. 5(a). This uses the reset terminal of the ripple counter, and its configuration and operation will be briefly explained below with reference to FIG. 101 to 106 are D-type flip-flops (hereinafter referred to as FF), which constitute a six-stage ripple counter. When the outputs Q0 to Q of each FF are viewed as binary values, normally (normally when the reset input 116 is high) they are counted up by 1 each time the CLOCK input 100 rises (
, a0 to a6 are signals that specify the frequency division ratio of the counter, and when viewed as a binary value, it becomes (N-1), that is, as x2' + a4X2'
+as X2" +a, X2" +B, X2' +ao
Let X2°=N-1. 108 to 113 are exclusive OR gates (hereinafter referred to as EXOR gates), and ai
When and Qi match, a low signal is output; otherwise, a high signal is output. 114 is a logical sum gate (hereinafter referred to as OR gate), and its output M is a0 to a, Q0 to Q,
goes low when they match. That is, M is a signal for detecting that the ripple count has become N-1, and this is taken into FF l 07 as an inverted signal of CLOCKloo, and its output 116 is a reset signal for the ripple counter. The operation will be explained with reference to FIG. 5(b). When the counter value is from O to N-2, the counter is CLO.
The count is incremented by 1 each time CK100 rises, and when the counter value reaches N-1 at Tc, the coincidence detection signal M becomes low, and at td following tc, the Q of the output of F'FIO7 is increased. (=signal 116) goes low and the counter is reset to 0.
, remains low, so the counter remains 0. At tf, Q returns to high, the reset of the counter is released, and the counter increments by l again every time CLOCKloo rises after tg.In this way, the counter repeats N from 0 to N-1. It becomes a forward counter. [Problems to be Solved by the Invention] The conventional programmable counter shown in FIG. 5(a) has the following three drawbacks. First drawback: Since the FF 107 is required to generate a reset signal for the counter, the number of transistors increases. Second drawback: After the counter counts up at clock timing tc in FIG. 5(b), the coincidence detection signal M is sampled at td.
1 to 106, EXOR gate l13, and OR gate 11
The sum of the delay times of the four elements must be smaller than the interval T between tc and td, and therefore the operating frequency of the counter becomes low. Third drawback...The counter value repeats from 0 to N-1, but the time when it is 0 is long and the time when it is N-1 is short, so the output of this counter is used as a timing signal for systems etc. When using it, you need to be careful and it is difficult to use. An object of the present invention is to provide a programmable counter that eliminates the three drawbacks mentioned above. [Means for Solving the Problems] The present invention comprises a pre-stage counter section whose frequency division ratio is controlled by an external control signal, and n (n is a natural number) flip-flops whose frequency division ratio is controlled by an external control signal. 2'', a comparison circuit that compares the magnitude of a plurality of sets of n-bit inputs, and (n+1)-bit frequency division ratio instruction input means for externally specifying the frequency division ratio of the entire counter. , the output of the preceding counter section serves as a clock input for the subsequent counter section, and the comparator circuit is connected to the n of the subsequent counter section.
The outputs of the plurality of flip-flops are used as one input, and the n bits of the frequency division ratio instruction input means are used as the other input, bit is used as a control signal for switching the frequency division ratio, and the frequency division ratio of the entire counter is controlled by the frequency division ratio instruction input means of (n+1) bits. Further, the present invention is characterized in that the latter stage counter section is a ripple counter composed of n flip-flops. [Example] The present invention will be explained below based on FIG. FIG. 1 shows in general form an embodiment of the invention. 1 is a front-stage counter section, 2 is a rear-stage counter section, 3 is a comparison circuit, 8 is the lower n bits of the (n+1) bits of frequency division ratio instruction input, and 9 is the most significant bit of the frequency division ratio instruction input means. It is 1 bit. 4 is a clock input to the counter. In addition to the clock input 4, two inputs for controlling the frequency division ratio of the counter are connected to the front stage counter section l. One is the most significant bit 9 (=a,) of the frequency division ratio instruction input means, and the other is the output 5 (=M) of the comparator circuit 3. The relationship between all, M and the frequency division ratio is as follows. It looks like this: When an=1, it becomes a quaternary counter if M=1, and a ternary counter if M=O. When an=o, M=1 is a ternary count. If M=O, it becomes a binary counter. The second stage counter section 2 is a 2n-ary counter composed of n FFs, and uses the output 6 of the first stage counter section 1 as a clock input. Front stage counter section 1 and rear stage counter section 2
A major feature of the present invention is that a reset signal is not used to control the operation of the counter for all the FFs constituting the FF. The comparator circuit 3 compares the magnitudes of the output cuffs (Q0 to Q, , ) of the subsequent stage counter section and the lower n bits 8 (a0 to a++-1) of the frequency division ratio instruction input means, and the output of the subsequent stage counter section is determined as the frequency division ratio. Outputs high when it is smaller than or equal to the lower n bits of the instruction input means, that is, an-1
X2'-' +-+a, x2' +a. x2°≧Qll-I X 2'-' +...-+q l
When X 2 ′ +Qa×2°, M=1; otherwise, 1M=0. Now that we have explained the configuration of FIG. 1 and the functions and relationships of each component, let us now follow the operation, that is, the frequency division ratio instruction manual a. , a eid...02, let's consider how the counter operates for ao. First, consider the case where an=1. At this time, the pre-stage counter section l becomes a quaternary or ternary counter depending on the value of M. Here, for the following explanation, the lower n bits (a
Let A be the value when o~a++-1) is viewed as a binary number. That is, A=6. −, X2” +・+a l x2
'+a. x2°. At this time, M=1 for (A+1) times when the value of the output of the rear counter section is between O and A, and the front counter section operates as a quaternary counter. Also, the value of the output of the subsequent counter section is (2) from A+1 to 2n-1.
Il-A-1) times, M=O, and the previous stage counter section is 3
It becomes Susumu Kaunk. Therefore, the counter as a whole is
It becomes a (4x (A+1)+3x (2'-A-1)) base counter. Rearranging this formula, 2”' + 2' + A
It becomes +1. Next, considering the case where a7=0 as well, the front stage counter section becomes a ternary counter for (A+1) times. (2'-A-1) times, it becomes a binary counter, and the counter as a whole is (3X (A+1) + 2X (2'-A-1)
) becomes a leading counter. Rearranging this formula, 2”'+A
It becomes +1. In summary, the counter in Figure 1 is 2 when an=1.
``' + 2' + A + decimal counter, and when a,, = 0, it becomes 2''' + A + decimal counter, so regardless of the value of a7, 2 ``'' + an x 211 + A +
1 (=2″.1+all×2″+a 1l-I X
2 '-' + ・= + a r X 2 ' +
a a X 2°+1) It can be said that it becomes a base counter. That is, the counter in FIG.
−＋＊・・・a I t a O, the frequency division ratio is 2
” ' + an X 2 ”+an-+ X2”
-' -1-++a I X2' +a
It is a programmable counter that becomes o X2 ° +l. FIG. 2 shows an example in which n=4 as a more specific example of the embodiment of the present invention shown in FIG. The operation of the embodiment in FIG. 2 is exactly the same as that in FIG. 1, and the numbers indicating locations in the drawing are the same as those in FIG.
Since the sum of . For the sake of explanation, we will omit the overview of FIG. 2 and provide supplementary explanation of the details. The frequency division ratio of the front stage counter section in Fig. 2 is either quaternary, ternary, or binary depending on the values of a4 and M, but the relationship is explained in Fig. 3 - a a = 1 M When =1, it becomes a quaternary counter as shown in FIG. 3(a). a4=1
and M=0. Or, when a4=0 and M=1, it becomes a ternary count as shown in Figure 3(b), and a4=0 and M=
When it is 0, it becomes a binary counter as shown in FIG. 3(C). There are several embodiments of the front stage counter section other than those shown in FIG. 2, which are shown in FIG. 4. The relationship between a4, M and the frequency division ratio is the same as that of the front stage counter section in FIG. In addition, in the embodiment shown in FIG. 2, a ripple counter is used as the subsequent counter section, but this is not particularly limited to a ripple counter, and any 24-base counter such as a synchronous counter may be used. In the comparison circuit of (ao, a+, ass a
The comparison is made by associating (Q,,Q,,Qyo,Qko) with respect to s) in numerical order, but this correspondence is completely free, and the output of the subsequent counter section is also the Q output. It may be brought from the Q output side, that is, (ao,
a3, a3, a,), and (Q3, Q,,Q,,
Q, ) may be made to correspond in the order, or (Q,, Qo, Q
s, Q, ), because the original purpose of the comparator circuit in Figure 2 is not to compare the magnitude of two sets of inputs, but to compare the 16 values that the subsequent counter section can take. For that, set the output M to high (M=1) A+1 times.
That's because you can. Regarding the front stage counter section 11, the rear stage counter section 12, and the comparison circuit 13, there are several embodiments other than those shown in FIG. 2, but in any case, the counter in FIG. , ako, a proverb *
a (, for a6, (2' + a4X2' + as
X2"+a, X2"+a, x2'+aoX2°+1
) programmable counter. That is, by changing 80 from a4, it can be freely set from 33-decimal to 64-decimal. [Effects of the Invention 1 It can be seen that the present invention has the following effects. Effect 1...1 - Fewer transistors, Figure 5 (a)
The number of transistors in FIG. 2 is 100, compared to 140 in FIG. 2, which is 20% fewer. Effect 2: The operating frequency is improved. Figure 5 (a
Since there is no FF that uses the inverted signal of the clock input 100 like the FF 107 in ), the operating frequency in FIG. 2 is improved to about twice that in FIG. 5(a). Effect 3: Each state of the counter is a constant time. Since the reset terminal of the counter is not used as in FIG. 5(a), the counter in FIG. 2 does not have a long 0 state and a short N-1 state. Programmable counters are extremely convenient because they allow you to obtain any division ratio by simply changing the set value from the outside.
The asynchronous non-logic type programmable counter of the present invention, which is widely used in timing circuits, etc., has improved all the drawbacks of conventional programmable counters, and its effects are very large.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例を一般的な形で示した図である
。第２図は本発明の具体的な実施例を示す図であり、３
３進から６４進まで設定可能なプログラマブルカウンタ
である。第３図は第２図の前段カウンタ部の動作説明の
ための図である。第４図は本発明のうちの前段カウンク
部の実施例を示す図である。第５図は従来のプログラマ
ブルカウンタを示す図である。 １．１１・・・・・前段カウンタ部 ２．１２・・・・・後段カウンク部 ３．１３・・・・・比較回路 ４．１４，１００・クロック入力 ５．１５・・・・・比較回路の出力 ６．１６・・・・・前段カウンタ部の出カフ、１７・・
・・・後段カウンタ部の出力８．１８・・・・・分周比
指示入力の下位ｎビット ９．１９・・・・・分周比指示入力の最上位の１ビット １０１−１０７・・・フリップフロップ１０８〜１１３
・・・ＥｘＯＲゲート（排他的論理和ゲート） １１４・・・・・・・ＯＲゲート（論理和ゲー・カウン
タのりセラ ト信号 以 上FIG. 1 shows, in general form, an embodiment of the invention. FIG. 2 is a diagram showing a specific embodiment of the present invention, and 3
It is a programmable counter that can be set from ternary to 64 decimal. FIG. 3 is a diagram for explaining the operation of the front stage counter section in FIG. 2. FIG. 4 is a diagram showing an embodiment of the front counter part of the present invention. FIG. 5 is a diagram showing a conventional programmable counter. 1.11... Pre-stage counter section 2.12... Post-stage counter section 3.13... Comparison circuit 4.14, 100, clock input 5.15... Comparison circuit Output 6.16... Output cuff of the front stage counter section, 17...
... Output of the subsequent counter section 8.18 ... Lower n bits of the frequency division ratio instruction input 9.19 ... Most significant 1 bit of the frequency division ratio instruction input 101-107 ... Flip-flop 108-113
...ExOR gate (exclusive OR gate) 114...OR gate (OR gate, counter exceeds Serato signal

Claims (2)

【特許請求の範囲】[Claims] （１）外部からの制御信号により、分周比が制御される
前段カウンタ部と、ｎ（ｎは、自然数）個のフリップフ
ロップより構成され分周比が２＾ｎである後段カウンタ
部と、複数組のｎビットの入力の大小を比較する比較回
路と、カウンタ全体の分周比を外部より指定する（ｎ＋
１）ビットの分周比指示入力手段とからなり、前記前段
カウンタ部の出力は前記後段カウンタ部のクロック入力
となり、前記比較回路は前記後段カウンタ部のｎ個のフ
リップフロップの出力を一方の入力とし、前記分周比指
示入力手段のｎビットをもう一方の入力とし、前記前段
カウンタ部は前記比較回路の出力と前記分周比指示入力
手段の少なくとも１ビットとを分周比切換えのための制
御信号とし、（ｎ＋１）ビットの前記分周比指示入力手
段によりカウンタ全体の分周比が制御されることを特徴
とする非同期式非論理形プログラマブルカウンタ。(1) A front stage counter section whose frequency division ratio is controlled by an external control signal, and a rear stage counter section which is composed of n (n is a natural number) flip-flops and whose frequency division ratio is 2^n; The comparator circuit that compares the magnitude of multiple sets of n-bit inputs and the frequency division ratio of the entire counter are specified externally (n+
1) bit frequency division ratio instruction input means, the output of the preceding counter section serves as a clock input for the subsequent counter section, and the comparator circuit receives the outputs of the n flip-flops of the subsequent counter section as one input. and the n bits of the frequency division ratio instruction input means are used as the other input, and the pre-stage counter section inputs the output of the comparator circuit and at least one bit of the frequency division ratio instruction input means for switching the frequency division ratio. An asynchronous non-logical programmable counter, wherein the frequency division ratio of the entire counter is controlled by the frequency division ratio instruction input means of (n+1) bits, which is a control signal. （２）前記後段カウンタ部がｎ個のフリップフロップよ
り構成されるリップルカウンタであることを特徴とする
請求項１記載の非同期式非論理形プログラマブルカウン
タ。(2) The asynchronous non-logical programmable counter according to claim 1, wherein the subsequent counter section is a ripple counter composed of n flip-flops.