JPH02127814A - Single phase-difference signal conversion circuit - Google Patents
Single phase-difference signal conversion circuitInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＭＯＳデジタル回路において、入力の単相
信号を位相差の少ない差動信号に変換する単相−差動信
号変換回路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a single-phase to differential signal conversion circuit that converts an input single-phase signal into a differential signal with a small phase difference in a CMOS digital circuit. be.
［従来の技術］
従来、ＣＭＯＳデジタル回路において、単相の信号から
差動の信号対（または正相と逆相の信号対らしくは２相
信号、以下差動信号と記す）を生成するのに第２図の第
１の従来例や第３図の第２の従来例の回路図に示す単相
−差動信号変換回路が用いられていた。[Prior Art] Conventionally, in a CMOS digital circuit, a differential signal pair (or a two-phase signal, as in the case of a positive-phase and reverse-phase signal pair, hereinafter referred to as a differential signal) is generated from a single-phase signal. Single-phase to differential signal conversion circuits shown in the circuit diagrams of the first conventional example shown in FIG. 2 and the second conventional example shown in FIG. 3 have been used.
第２図の第１の従来例は、インバータ回路を用いた最も
簡単な構成である。入力の単相信号はそのまま正相出力
信号とし、一方逆相出力信号は入力信号をインバータ１
０１で反転して得る。The first conventional example shown in FIG. 2 has the simplest configuration using an inverter circuit. The input single-phase signal is used as the positive-phase output signal as it is, while the negative-phase output signal is used as the input signal to inverter 1.
Obtain by inverting with 01.
第３図の第２の従来例はフリップフロップを用いその正
相出力Ｑと逆相出力Ｑを利用するもの！ある。１０２は
Ｄフリップフロップ（ＤＦＦ）であり、入力の単相信号
はそのＤ入力端子へ接続し、クロックＣＫ端子にはＤ入
力を保持するためのククが接続され、クロックに同期し
てＤ入力が新たに保持されて出力Ｑ、Ｑに出力される。The second conventional example shown in Fig. 3 uses a flip-flop and uses its positive phase output Q and negative phase output Q! be. 102 is a D flip-flop (DFF), the input single-phase signal is connected to its D input terminal, a clock for holding the D input is connected to the clock CK terminal, and the D input is synchronized with the clock. It is newly held and output to outputs Q and Q.
［発明が解決しようとする課題］
しかしながら、上記従来の技術における単相差動信号変
換回路では以下のような問題点がありノ二〇
第１の従来例では、インバータ１０１により逆相出力信
号が正相出力信号よりインバータ１０１による遅延時間
Δを分、遅れることが問題点となる。低速の入力信号に
対しては△ｔは無視できる場合が多いが、Δｔに近い周
期の入力信号に対しては、第４図の従来例の差動信号出
力波形図に示すように、正相と逆相出力信号間の位相差
が顕著になり（破線は△１＝０の位相差のない理想的波
形を示す）、単相−差動信号変換回路の後段に接続され
る回路にとって誤動作の原因となったり、高速動作の妨
げとなったりする。例えば、このような信号によりＣＭ
ＯＳ回路のトランスファーゲート回路を駆動する場合に
おいて、正相出力信号の立ち上り／立ち下りの遷移領域
と逆相出力信号の遷移領域の和がトランスファーゲート
回路の動作の遷移領域となるため、上記位相差があると
その分だけトランスファーゲート回路の遷移領域が増大
し、その結果トランスファーゲート回路の確実なオン又
はオフ状態の時間が狭くなって、トランスファーゲート
を通過する信号のセットリング時間が不十分になり動作
が不安定になる場合などである。[Problems to be Solved by the Invention] However, the single-phase differential signal conversion circuit in the above-mentioned conventional technology has the following problems. (20) In the first conventional example, the inverter 101 converts the negative phase output signal into the positive one. The problem is that the phase output signal is delayed by the delay time Δ caused by the inverter 101. For low-speed input signals, △t can be ignored in many cases, but for input signals with a period close to Δt, as shown in the differential signal output waveform diagram of the conventional example in Fig. 4, the positive phase The phase difference between the output signal and the negative phase output signal becomes significant (the dashed line indicates an ideal waveform with no phase difference of △1=0), which may cause malfunction for the circuit connected to the subsequent stage of the single-phase to differential signal conversion circuit. This may cause problems or hinder high-speed operation. For example, such a signal can cause CM
When driving a transfer gate circuit of an OS circuit, the sum of the rising/falling transition region of the positive phase output signal and the transition region of the negative phase output signal becomes the transition region of the operation of the transfer gate circuit, so the above phase difference If there is, the transition region of the transfer gate circuit increases accordingly, and as a result, the time during which the transfer gate circuit is in a reliable on or off state becomes narrower, and the settling time of the signal passing through the transfer gate becomes insufficient. This may occur if the operation becomes unstable.
第２の従来例では、クロックに同期して正相出力Ｑと逆
相出力Ｑが変化するので、その出力間の位相差の問題は
解消されるが、Ｄフリップフロップ１０２を動作させる
ためにはクロックが必要なため、扱いにくいことおよび
高速動作に限界があること、またＤフリップフロップ１
０２自体素子数が多いことなどの問題点があった。In the second conventional example, since the positive phase output Q and the negative phase output Q change in synchronization with the clock, the problem of the phase difference between the outputs is solved, but in order to operate the D flip-flop 102, Because a clock is required, it is difficult to handle and there is a limit to high-speed operation, and the D flip-flop 1
02 itself had problems such as a large number of elements.
本発明は、上記問題点を解決するためになされたもので
、高速動作が可能で位相差の少ない正相信号と逆相信号
から成る差動信号を入力の単相信号から生成できる単相
−差動信号変換回路を提供することを目的とする。The present invention has been made to solve the above problems, and is a single-phase converter that can operate at high speed and generate a differential signal consisting of a positive-phase signal and a negative-phase signal with little phase difference from an input single-phase signal. The purpose is to provide a differential signal conversion circuit.
し課題を解決するための手段］
上記の目的を達成するための本発明の単相−差動信号変
換回路の構成は、
単相のデジタル信号を入力として、正相信号及び逆相信
号を生成する単相−差動信号変換回路であって、
上記正相信号生成用にＣＭＯＳインバータ２段の従属接
続回路を具備し、
上記逆相信号生成用として、上記デジタル信号を入力と
しそれぞれ第１のＰＭＯＳトランジスタ及び第１のＮＭ
ＯＳトランジスタから成る２つのソースフォロア回路と
それぞれのドレインを直列接続した第２のＰＭＯＳトラ
ンジスタ及び第２のＮＭＯＳトランジスタから成るイン
バータとを具備し、上記第１のＰＭＯＳトランジスタの
ソースを上記第２のＰＭＯＳトランジスタのゲートに接
続し上記第１のＮＭＯＳトランジスタのソースを上記第
２のＮＭＯＳトランジスタのゲートに接続し、上記各ソ
ースフォロア回路の負荷として第３のＰＭＯＳトランジ
スタ及び第３のＮＭＯＳトランジスタを具備しそれらの
各ゲートを共通にして前記２段従属接続したＣＭＯＳイ
ンバータの１段目出力に接続し、上記逆相信号を上記第
２のＰ ＭＯＳトランジスタ及び第２のＮＭＯＳトラン
ジスタの共通ドレインから取り出してなる逆相信号生成
回路を具備することを特徴とする。Means for Solving the Problem] The configuration of the single-phase to differential signal conversion circuit of the present invention to achieve the above object is as follows: Taking a single-phase digital signal as input, a positive-phase signal and a negative-phase signal are generated. A single-phase to differential signal conversion circuit comprising a two-stage CMOS inverter cascade connection circuit for generating the positive-phase signal, and a first circuit for generating the negative-phase signal with the digital signal as input. PMOS transistor and first NM
It is equipped with two source follower circuits made up of OS transistors, and an inverter made up of a second PMOS transistor and a second NMOS transistor whose respective drains are connected in series, and the source of the first PMOS transistor is connected to the second PMOS transistor. the source of the first NMOS transistor is connected to the gate of the second NMOS transistor, and a third PMOS transistor and a third NMOS transistor are provided as loads of each of the source follower circuits; The gates of the two CMOS inverters are connected in common to the first stage output of the two stages of cascade-connected CMOS inverters, and the reverse phase signal is taken out from the common drain of the second PMOS transistor and the second NMOS transistor. It is characterized by comprising a phase signal generation circuit.
［作用コ
本発明は、インバータ２段の従属接続回路により単相の
デジタル信号を入力とする正相信号を生成し、一方負荷
を有するソースフォロア回路とインバータ２段構成の従
属接続回路と段数の等しい逆相信号生成回路によって上
記インバータ２段とほぼ等しい遅延時間の逆相信号を生
成する。[Operations] The present invention generates a positive-phase signal that receives a single-phase digital signal as an input by a cascade connection circuit of two stages of inverters, and also uses a source follower circuit having a load, a cascade connection circuit of two stages of inverters, and a cascade connection circuit of two stages of inverters. An equal anti-phase signal generation circuit generates an anti-phase signal with a delay time approximately equal to that of the two stages of inverters.
［実施例コ
以下、本発明の実施例を図面に基づいて詳細に説明する
。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第１図は本発明の一実施例を示す回路図である１゜本実
施例は、単相のデジタル信号を入力とする正相信号生成
回路と逆相信号生成回路とから成る。FIG. 1 is a circuit diagram showing one embodiment of the present invention.1 This embodiment consists of a positive phase signal generation circuit and a negative phase signal generation circuit which receive a single phase digital signal as input.
１は単相のデジタル入力信号の入力端子、２．３はその
出力に対する差動信号の出力端子であって２は正相信号
の出力端子、３は逆相信号の出力端子、４１ｔＶｏｏ電
源端子、５ ハＶ ｓｓ？ｌＩ源端子、６〜ＩＯはＰＭ
ＯＳトランジスタ、１１〜１５はＮＭＯＳトランジスタ
である。1 is an input terminal for a single-phase digital input signal, 2.3 is an output terminal for a differential signal for that output, 2 is an output terminal for a positive phase signal, 3 is an output terminal for a negative phase signal, 41tVoo power supply terminal, 5 HaV ss? lI source terminal, 6 to IO are PM
The OS transistors 11 to 15 are NMOS transistors.
正相信号生成回路は、ｒ’ＭＯＳトランジスタロとＮＭ
ＯＳトランジスタ１１及びＰＭＯＳトランジスタ７とＮ
ＭＯＳトランジスタ１２から成る２つの公知のＣＭＯＳ
インバータ回路を２段従属に接続して構成される。即ち
、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ１１
、及びＰＭＯＳトランジスタ７とＮＭＯＳｌ−ランジス
タ１２は各々のドレイン及びゲートが共通接続され、各
々のＰＭＯＳトランジスタ６．７のソースはＶ。ＤＷｉ
源端子４へ、各々のＮＭＯＳＭＯＳトランジスタ８２の
ソースはＶｓｓ電源端子５へ接続され、それぞれ共通に
接続されたゲートを入力とし共通に接続されたドレイン
を出力とする。ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ１！から成る１段目のＣＭＯＳインバータ回路
の入力は入力信号の入力端子！へ接続され、その出力は
ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ１２が
ら成る２段目のインバータ回路の入力（ゲート）に接続
され、その２段目の出力が正相信号の出力端子２へ接続
される。The positive phase signal generation circuit consists of r'MOS transistor and NM.
OS transistor 11 and PMOS transistor 7 and N
Two known CMOS devices consisting of MOS transistors 12
It is constructed by connecting two inverter circuits in a dependent manner. That is, PMOS transistor 6 and NMOS transistor 11
, and the drains and gates of the PMOS transistor 7 and the NMOS transistor 12 are commonly connected, and the source of each PMOS transistor 6.7 is at V. DWi
The source of each NMOSMOS transistor 82 is connected to the Vss power supply terminal 5, with the commonly connected gate serving as an input and the commonly connected drain serving as an output. PMOS transistor 6 and NMOS transistor 1! The input of the first stage CMOS inverter circuit consisting of is the input terminal of the input signal! The output of the inverter circuit is connected to the input (gate) of a second stage inverter circuit consisting of a PMOS transistor 7 and an NMOS transistor 12, and the output of the second stage is connected to the output terminal 2 of the positive phase signal.
本実施例の逆相信号生成回路は、負荷回路を有するソー
スフォロア回路とインバータとの２段で構成される。即
ち、ゲートを入力端子１と接続しドレインをＶＳＢ電源
端子５へ接続した第１のＰ ＭＯＳトランジスタ８及び
ドレインをＶＩ）。電源端子４へ接続した第１のＮＭＯ
Ｓトランジスタ１３は各々公知のソースフォロア回路で
あり、Ｖ ｏｏ７［！源端子４とＶｇ５電源端子５の間
に直列接続された第２のＰＭＯＳトランジスタ１０と第
２のＮＭＯＳトランジスタ１５はインバータ回路を構成
しており、第２のＰＭＯＳＭＯＳトランジスタ８−トは
第１のＰＭＯＳトランジスタ８のソースに接続し１、第
２のＮＭＯＳトランジスタ１５のゲートは第１のＮ Ｍ
ＯＳ ）ランンスタＩ３のソースに接続している。第
３のＰＭＯＳトランジスタ９は、第１の１）ＭＯＳトラ
ンジスタ８から成るソースフォロア回路の負荷回路を構
成する乙のであり、ドレインを第１のＩ）ＭＯＳトラン
ジスタ８のソースに接続し、ソースをＶｏｏ？ＴＩ源端
子４に接端子４゜第３のＮＭＯＳトランジスタ１４は、
第１のＮＭＯＳＭＯＳトランジスタ８成るソースフォロ
ア回路の負荷回路を構成するものであり、ドレインをＮ
Ｍ ＯＳＳトランジスタ１５ソースに接続し、ソース
をＶｓｓｉｉ源端子５に接続する。そして、第３のＰ
ＭＯＳトランジスタ９のゲートと第３のＮＭＯＳトラン
ジスタ１４のゲートは、共通に前述した正相信号生成回
路の２段従属のＣＭＯＳインバータ回路の１段目のイン
バータの出力であるＰＭＯＳトランジスタ６とＮＭＯＳ
ｌ−ランジスタ１１の共通ドレインに接続した構成とす
る。The negative phase signal generation circuit of this embodiment is composed of two stages: a source follower circuit having a load circuit and an inverter. That is, a first PMOS transistor 8 whose gate is connected to the input terminal 1 and whose drain is connected to the VSB power supply terminal 5; The first NMO connected to power supply terminal 4
Each of the S transistors 13 is a well-known source follower circuit, and Voo7[! A second PMOS transistor 10 and a second NMOS transistor 15 connected in series between the power supply terminal 4 and the Vg5 power supply terminal 5 constitute an inverter circuit, and the second PMOS transistor 8 is connected to the first PMOS transistor 15. The gate of the second NMOS transistor 15 is connected to the source of the first NMOS transistor 15.
OS) Connected to the source of Runstar I3. The third PMOS transistor 9 constitutes a load circuit of a source follower circuit consisting of the first 1) MOS transistor 8, and has its drain connected to the source of the first I) MOS transistor 8, and its source connected to the source of the first I) MOS transistor 8. ? The third NMOS transistor 14 has a terminal 4° connected to the TI source terminal 4.
It constitutes the load circuit of the source follower circuit consisting of the first NMOSMOS transistor 8, and the drain is connected to N.
The MOSS transistor 15 is connected to the source, and the source is connected to the Vssii source terminal 5. And the third P
The gate of the MOS transistor 9 and the gate of the third NMOS transistor 14 are commonly connected to the PMOS transistor 6, which is the output of the first stage inverter of the two-stage dependent CMOS inverter circuit of the positive phase signal generation circuit described above, and the NMOS transistor 14.
The configuration is such that it is connected to the common drain of the L-transistor 11.
以上のように構成した実施例の作用を述べる。The operation of the embodiment configured as above will be described.
入力端子ｌに周期波形のデジタルの入力信号が入った場
合、出力端子２には入力信号に対してＣＭＯＳインバー
タ回路２段分の遅延時間２Δｔ（１段分当りΔ【とする
）だけ遅れた正相信号が出力される。一方、上記入力信
号は逆相信号生成回路にも同時に入力され、この入力信
号によって先ず第１のＰＭＯＳトランジスタ８のソース
フォロア回路と第１のＮＭＯＳトランジスタ１３のソー
スフォロア回路とが駆動され、入力信号の立ち上がり時
には第１のＮＭＯ５トランジスタ１３のソースが立ち上
がり、入力信号の立ち下がり時には第１のＰＭＯＳトラ
ンジスタ８のソースが立ち下がり、次いで直列接続の第
２のＰＭＯ９Ｉ−ランジスタｌＯと第２のＮＭＯＳＭＯ
Ｓトランジスタ８駆動されて、出力に入力信号の逆相信
号が現れる。When a digital input signal with a periodic waveform is input to the input terminal 1, the output terminal 2 receives a positive signal that is delayed by a delay time 2Δt (per stage is Δ) corresponding to two stages of the CMOS inverter circuit with respect to the input signal. A phase signal is output. On the other hand, the input signal is simultaneously input to the negative phase signal generation circuit, and this input signal first drives the source follower circuit of the first PMOS transistor 8 and the source follower circuit of the first NMOS transistor 13, and the input signal When the input signal rises, the source of the first NMO5 transistor 13 rises, and when the input signal falls, the source of the first PMOS transistor 8 falls, and then the second PMOS transistor 13 connected in series
The S transistor 8 is driven, and a signal with the opposite phase of the input signal appears at the output.
上記第１１７）ＰＭＯＳ トランジスタ８の立ち上がり
および第１のＮＭＯＳトランジスタ１３の立ち下がりの
応答時間は１段構成であることから、正相信号生成回路
のインバータ回路の１段分の遅延時間Δｔとほぼ等しい
。また、第２のＰＭＯＳトランジスタｌＯと第２のＮＭ
ＯＳトランジスタト５から成るインバータ回路の応答時
間も、上記インバータ回路１段分の遅延上記Δｔにほぼ
等しいことは明らかである。さらに、第３のＰＭＯＳト
ランジスタ９と第３のＮＭＯＳトランジスタ１４は、Ｐ
ＭＯＳ トランジスタ６とＮＭＯＳトランジスタ１１と
からなるインバータ回路の出力にて駆動されるスイッチ
ング負荷素子として働き、入力信号の立ち上がり時には
ＰＭＯＳトランジスタ９がオフからオンへと、入力信号
の立ち下がり時にはＮＭＯＳトランジスタ１４がオフか
らオフへと変化してソースフォロア回路の応答時間をΔ
ｔとほぼ等しくするように作用する。以上のことから、
本実施例の逆相信号生成回路で生成される逆相信号は入
力信号よりほぼ２Δｔだけ遅れることになり、正相信号
の遅延時間２Δｔとほぼ等しくすることができる。即ち
本実施例は、クロックや特別な回路要素を用いることな
く、簡単な論理回路のみで、単相の入力信号を位相差の
少ない差動信号（正相信号と逆相信号）に変換すること
ができる。上記の実施例において入力信号が“ｌ”ある
いは“０′の安定状態ではＰＭＯＳトランジスタ９とＰ
ＭＯＳトランジスタ８との直列接続及びＮＭＯＳトラン
ジスタ１３とＮＭＯＳトランジスタ１４との直列接続間
には電流が流れることはない。117) The response time of the rise of the PMOS transistor 8 and the fall of the first NMOS transistor 13 is approximately equal to the delay time Δt of one stage of the inverter circuit of the positive phase signal generation circuit because it has a one-stage configuration. . In addition, the second PMOS transistor lO and the second NM
It is clear that the response time of the inverter circuit consisting of the OS transistor 5 is also approximately equal to the delay Δt for one stage of the inverter circuit. Furthermore, the third PMOS transistor 9 and the third NMOS transistor 14 are
It functions as a switching load element driven by the output of an inverter circuit consisting of a MOS transistor 6 and an NMOS transistor 11. When the input signal rises, the PMOS transistor 9 turns from off to on, and when the input signal falls, the NMOS transistor 14 turns on. The response time of the source follower circuit changes from off to off by Δ
It acts to make it approximately equal to t. From the above,
The negative phase signal generated by the negative phase signal generation circuit of this embodiment is delayed by approximately 2Δt from the input signal, which can be made approximately equal to the delay time 2Δt of the positive phase signal. In other words, this embodiment converts a single-phase input signal into a differential signal (positive-phase signal and negative-phase signal) with a small phase difference using only a simple logic circuit without using a clock or special circuit elements. Can be done. In the above embodiment, in a stable state where the input signal is "L" or "0", the PMOS transistor 9 and P
No current flows between the series connection with the MOS transistor 8 and the series connection between the NMOS transistor 13 and the NMOS transistor 14.
［発明の効果］
以上の説明で明らかなように、本発明の単相差動信号変
換回路は、以下のような利点を有する。[Effects of the Invention] As is clear from the above description, the single-phase differential signal conversion circuit of the present invention has the following advantages.
（１）インバータ及びソースフォロアのようなシンプル
な論理回路のみで単相の入力信号を位相差の少ない差動
信号に変換できる回路を措成できるため、特別な回路要
素を必要とせず、経済的であり、集積回路上でも小さな
面積上に容易に実現できる。(1) A circuit that can convert a single-phase input signal into a differential signal with a small phase difference can be created using only simple logic circuits such as an inverter and source follower, so no special circuit elements are required and it is economical. Therefore, it can be easily realized on a small area even on an integrated circuit.
（２）フリップフロップのような帰還ループがないため
かなり高速周波数まで動作可能である。差動信号は各種
回路に用いられており、例えばスイッヂトキャパシタ回
路のスイッチ用ＰＭＯＳトランジスダとＮＭＯＳトラン
ジスタのゲート駆動用信号として、論理回路のトランス
ファーゲートのＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのゲート駆動用信号として用いられており、本発
明の変換回路をそれらの信号生成用として用いることに
より高速のスイッチングを安定して行うことができる。(2) Since there is no feedback loop like a flip-flop, it is possible to operate at fairly high speed frequencies. Differential signals are used in various circuits, for example, as gate drive signals for PMOS transistors and NMOS transistors for switches in switched capacitor circuits, and as gate drive signals for PMOS transistors and NMOS transistors in transfer gates of logic circuits. By using the conversion circuit of the present invention for generating these signals, high-speed switching can be performed stably.
（３）ＣＭＯ５論理回路のように基本的には差動回路を
有していない場合に特に有効である。(3) This is particularly effective when the CMO5 logic circuit basically does not have a differential circuit.
第１図は本発明の一実施例を示す回路図、第２図は第１
の従来例を示す回路図、第３図は第２の従来例を示す回
路図、第４図は従来例の差動信号出力波形図である。
！・・・入力端子、２・・・正相信号の出力端子、３・
・・逆相信号の出力端子、４・・・■ＤＤ電源端子、５
・・・Ｖｓｓ電源端子、６．７・・・ＰＭＯＳトランジ
スタ、８・・・第１のＰＭＯＳトランジスタ、９・・・
第３のＰＭＯＳトランジスタ、ＩＯ・・・第２のＰＭＯ
Ｓトランジスタ、１１．＋２・・・ＮＭＯＳトランジス
タ、１３・・・第１のＮＭＯＳトランジスタ、１４・・
・第３のＮＭＯＳｌ−ランジスタ、＋ ５ ・・・第、
２のＮＭＯＳトランジスタ。
４■−！！始子
ｒ
第２図Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 3 is a circuit diagram showing a second conventional example, and FIG. 4 is a differential signal output waveform diagram of the conventional example. ! ...Input terminal, 2...Output terminal of positive phase signal, 3.
...Reverse phase signal output terminal, 4...■DD power supply terminal, 5
...Vss power supply terminal, 6.7... PMOS transistor, 8... first PMOS transistor, 9...
Third PMOS transistor, IO...second PMO
S transistor, 11. +2...NMOS transistor, 13...1st NMOS transistor, 14...
・Third NMOS l- transistor, +5...th,
2 NMOS transistor. 4■-! ! Firstborn r Figure 2
Claims (1)
逆相信号を生成する単相−差動信号変換回路であって、 上記正相信号生成用にＣＭＯＳインバータ２段の従属接
続回路を具備し、 上記逆相信号生成用として、上記デジタル信号を入力と
しそれぞれ第１のＰＭＯＳトランジスタ及び第１のＮＭ
ＯＳトランジスタから成る２つのソースフォロア回路と
それぞれのドレインを直列接続した第２のＰＭＯＳトラ
ンジスタ及び第２のＮＭＯＳトランジスタから成るイン
バータとを具備し、上記第１のＰＭＯＳトランジスタの
ソースを上記第２のＰＭＯＳトランジスタのゲートに接
続し上記第１のＮＭＯＳトランジスタのソースを上記第
２のＮＭＯＳトランジスタのゲートに接続し、上記各ソ
ースフォロア回路の負荷として第３のＰＭＯＳトランジ
スタ及び第３のＮＭＯＳトランジスタを具備しそれらの
各ゲートを共通にして前記２段従属接続したＣＭＯＳイ
ンバータの１段目出力に接続し、上記逆相信号を上記第
２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジ
スタの共通ドレインから取り出してなる逆相信号生成回
路を具備することを特徴とする単相−差動信号変換回路
。(1) A single-phase-to-differential signal conversion circuit that receives a single-phase digital signal as input and generates a positive-phase signal and a negative-phase signal, and includes a dependent connection circuit of two stages of CMOS inverters for generating the positive-phase signal. and a first PMOS transistor and a first NM transistor each receiving the digital signal for generating the negative phase signal.
It is equipped with two source follower circuits made up of OS transistors, and an inverter made up of a second PMOS transistor and a second NMOS transistor whose respective drains are connected in series, and the source of the first PMOS transistor is connected to the second PMOS transistor. the source of the first NMOS transistor is connected to the gate of the second NMOS transistor, and a third PMOS transistor and a third NMOS transistor are provided as loads of each of the source follower circuits; The gates of the two CMOS inverters are connected in common to the first stage output of the CMOS inverters, and the negative phase signal is extracted from the common drain of the second PMOS transistor and the second NMOS transistor. A single-phase to differential signal conversion circuit comprising a signal generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281535A JP2618025B2 (en) | 1988-11-08 | 1988-11-08 | Single-phase to differential signal conversion circuit |
Applications Claiming Priority (1)
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| JP63281535A JP2618025B2 (en) | 1988-11-08 | 1988-11-08 | Single-phase to differential signal conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127814A true JPH02127814A (en) | 1990-05-16 |
| JP2618025B2 JP2618025B2 (en) | 1997-06-11 |
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ID=17640526
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| JP63281535A Expired - Fee Related JP2618025B2 (en) | 1988-11-08 | 1988-11-08 | Single-phase to differential signal conversion circuit |
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| Country | Link |
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| JP (1) | JP2618025B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596296A (en) * | 1994-03-30 | 1997-01-21 | Nec Corporation | Clock driver circuit |
| JPWO2002071814A1 (en) * | 2001-03-01 | 2004-07-02 | 三菱電機株式会社 | Discharge lamp lighting device |
-
1988
- 1988-11-08 JP JP63281535A patent/JP2618025B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596296A (en) * | 1994-03-30 | 1997-01-21 | Nec Corporation | Clock driver circuit |
| JPWO2002071814A1 (en) * | 2001-03-01 | 2004-07-02 | 三菱電機株式会社 | Discharge lamp lighting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2618025B2 (en) | 1997-06-11 |
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