JPH0575468A - Sigmadelta modulator - Google Patents
Sigmadelta modulatorInfo
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- JPH0575468A JPH0575468A JP23336591A JP23336591A JPH0575468A JP H0575468 A JPH0575468 A JP H0575468A JP 23336591 A JP23336591 A JP 23336591A JP 23336591 A JP23336591 A JP 23336591A JP H0575468 A JPH0575468 A JP H0575468A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はΣΔ変調器に関し、特
に、ΣΔ変調器の高精度化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a .SIGMA..DELTA. Modulator, and more particularly to improving the accuracy of a .SIGMA..DELTA. Modulator.
【０００２】[0002]
【従来の技術】図３はΣΔＡ／Ｄ変換器におけるΣΔ変
調器の基本構成を示すブロック図である。図示されるよ
うに、ΣΔ変調器は、積分器32，１ビットＡ／Ｄ変換器
33と、１ビットＤ／Ａ変換器34とを有している。2. Description of the Related Art FIG. 3 is a block diagram showing a basic configuration of a ΣΔ modulator in a ΣΔ A / D converter. As shown, the ΣΔ modulator is an integrator 32, a 1-bit A / D converter.
33 and a 1-bit D / A converter 34.
【０００３】図３のうち、特に、積分器32の周辺につい
ての従来例の構成を図４および図５に示す。図４はＣＲ
型の連続系積分器を使用した例、図５はスイッチドキャ
パシタ回路による離散系積分器を用いた例である。Of the configuration shown in FIG. 3, the configuration of a conventional example around the integrator 32 is shown in FIGS. 4 and 5. Figure 4 is CR
5 is an example using a continuous type integrator, and FIG. 5 is an example using a discrete integrator using a switched capacitor circuit.
【０００４】[0004]
【発明が解決しようとする課題】図４のＣＲ型の連続系
積分器を使用した従来例は、バイポーラＩＣで構成可能
であるため高速クロックに対応できるが、サンプリング
周期内の積分時間ＴがそのままステップサイズＶ
ＤＡ（ＶＤＡ＝ＩＤＡ・（Ｔ／Ｃ））に反映されるた
め、クロックのジッタ等によりゆらぎが生じると、ΣΔ
変調器のステップサイズが変動し、誤差の原因となる。The conventional example using the CR-type continuous system integrator in FIG. 4 can be adapted to a high-speed clock because it can be constituted by a bipolar IC, but the integration time T within the sampling period remains unchanged. Step size V
Since DA (V DA = I DA · (T / C)) is reflected, if fluctuations occur due to clock jitter, ΣΔ
The step size of the modulator fluctuates and causes an error.
【０００５】また、図５のスイッチドキャパシタ回路に
よる離散系積分器を用いた従来例は、ステップサイズが
サンプリング周期によらず、クロックのジッタの影響は
ないが、ＭＯＳＩＣで実現することになるため、高速ク
ロックに対応できない。Further, in the conventional example using the discrete system integrator with the switched capacitor circuit of FIG. 5, the step size does not depend on the sampling period and there is no influence of clock jitter, but it is realized by MOSIC. , Can not support high-speed clock.
【０００６】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、連続系積分器を使用した
ΣΔ変調器において、サンプリング周期のゆらぎの影響
を少なくし、高速クロックによる動作時の精度を向上さ
せることにある。The present invention has been made by paying attention to such a problem, and an object thereof is to reduce the influence of the fluctuation of the sampling period in a ΣΔ modulator using a continuous system integrator and use a high-speed clock. It is to improve the accuracy during operation.
【０００７】[0007]
【課題を解決するための手段】本発明は、積分器に連続
系積分器を用いたΣΔ変調器において、出力がサンプリ
ング周期内で時間的に変化するＤ／Ａ変換器を有するこ
とを特徴とするものである。According to the present invention, a ΣΔ modulator using a continuous system integrator as an integrator has a D / A converter whose output changes with time within a sampling period. To do.
【０００８】[0008]
【作用】例えば、ＣＲの充放電を利用してＤ／Ａ変換器
の出力クロックの後縁のレベルを下げておくことによ
り、仮に、ゆらぎの影響によってクロックの後端部分に
ジッタが生じたとしても、その影響は小さくなり、歪み
が軽減される。For example, if the level of the trailing edge of the output clock of the D / A converter is lowered by using the charge and discharge of CR, it is assumed that jitter occurs at the trailing end of the clock due to the influence of fluctuation. However, the effect is small and the distortion is reduced.
【０００９】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のΣΔ変調器の一実施例の構
成を示す図である。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a diagram showing the configuration of an embodiment of the ΣΔ modulator of the present invention.
【００１０】本実施例において、積分器100 は、入力抵
抗ＲＩＮ，オペアンプＯＰ２およびコンデンサＣにより
構成されている。１ビットＤ／Ａ変換器300 は、カレン
トミラー10，20と、オペアンプＯＰ１およびトランジス
タＱ１により構成される電圧／電流変換器と、スイッチ
Ｓ１，コンデンサＣ１，抵抗Ｒ１により構成される充放
電回路と、基準電圧源ＶＲＥＦと、１ビットＡ／Ｄ変換
器200 の出力により開閉が制御されるスイッチＳ３とに
より構成されている。In this embodiment, the integrator 100 is composed of an input resistance R IN , an operational amplifier OP2 and a capacitor C. The 1-bit D / A converter 300 includes current mirrors 10 and 20, a voltage / current converter including an operational amplifier OP1 and a transistor Q1, a charge / discharge circuit including a switch S1, a capacitor C1, and a resistor R1. It is composed of a reference voltage source V REF and a switch S3 whose opening and closing is controlled by the output of the 1-bit A / D converter 200.
【００１１】この１ビットＤ／Ａ変換器300 の出力（電
流出力）はスイッチＳ２を介して積分器100 に帰還され
る。スイッチＳ１およびＳ２は、サンプリングクロック
ＣＬＫで駆動され、Ｓ１は“Ｌ”のときオンとなり、Ｓ
２は“Ｈ”のときにＤ／Ａ変換器出力300 の出力端と積
分器100 とを接続する。また、カレントミラー10は、電
圧／電流変換器の出力電流ＩＤＡ（ｔ）を入力（基準）
電流とし、電流ミラーにより２ＩＤＡ（ｔ），Ｉ
ＤＡ（ｔ）の出力電流を得る。この電流ミラーされたＩ
ＤＡ（ｔ）の電流は、次に、カレントミラー20の入力電
流となり、反転された電流ＩＤＡ（ｔ）が、送出され
る。この結果、１ビットＤ／Ａ変換器300 の出力端Ａで
は、電流量ＩＤＡ（ｔ）のプッシュプル出力が得られ
る。The output (current output) of the 1-bit D / A converter 300 is fed back to the integrator 100 via the switch S2. The switches S1 and S2 are driven by the sampling clock CLK, and when S1 is "L", it is turned on, and
When 2 is "H", the output terminal of the D / A converter output 300 and the integrator 100 are connected. The current mirror 10 inputs the output current I DA (t) of the voltage / current converter (reference).
2I DA (t), I
Obtain the output current of DA (t). This current mirrored I
The current of DA (t) then becomes the input current of the current mirror 20 and the inverted current I DA (t) is delivered. As a result, at the output terminal A of the 1-bit D / A converter 300, a push-pull output of the current amount I DA (t) is obtained.
【００１２】このＩＤＡ（ｔ）は、サンプリング周期内
で時間経過とともに変動（減少）する電流であり、 ＩＤＡ（ｔ）＝（ＶＲＥＦ／Ｒ１）exp ｛−ｔ／（Ｃ１
Ｒ１）｝・・・と表され、充放電回路の時定数により
時間に対する変化率が決定される。This I DA (t) is a current that fluctuates (decreases) over time within the sampling cycle, and I DA (t) = (V REF / R1) exp {-t / (C1
R1)} ... and the rate of change with time is determined by the time constant of the charge / discharge circuit.
【００１３】図２は本実施例の動作を説明するためのタ
イミングチャートである。サンプリングクロックＣＬＫ
の周期（Ｔ）内で、スイッチＳ１がオフになってからの
時間をｔとすると、電圧／電流変換器の出力Ｉ
ＤＡ（ｔ）は、上述した式のように変化する。FIG. 2 is a timing chart for explaining the operation of this embodiment. Sampling clock CLK
If the time after the switch S1 is turned off is t in the cycle (T) of, the output I of the voltage / current converter is
DA (t) changes as in the above equation.
【００１４】この電流が、カレントミラー10,20 および
スイッチＳ２，Ｓ３を経て、１ビットＤ／Ａ変換器300
の出力電流となる。この出力電流は、サンプリングクロ
ックＣＬＫ＝“Ｈ”のときに、１ビットＡ／Ｄ変換器の
出力に応じて±ＩＤＡ（ｔ）となるため、ステップサイ
ズＶＤＡは、以下のようになる。This current passes through the current mirrors 10 and 20 and the switches S2 and S3, and the 1-bit D / A converter 300.
Output current. Since the output current becomes ± I DA (t) according to the output of the 1-bit A / D converter when the sampling clock CLK = “H”, the step size V DA is as follows.
【００１５】[0015]
【数１】 [Equation 1]
【００１６】したがって、Ｃ１，Ｒ１をＴに比べて十
分、小さくすれば、クロックのジッタ等によりＴがゆら
いでも、ＶＤＡへの影響は極めて小さくなる。なお、サ
ンプリングクロックＣＬＫ＝“Ｌ”のときは、スイッチ
Ｓ２により出力がオフとなり、その間にスイッチＳ１が
オンとなって、コンデンサＣ１をＶＲＥＦまで充電し、
次のサイクルに備える。Therefore, if C1 and R1 are made sufficiently smaller than T, even if T fluctuates due to clock jitter or the like, the influence on V DA becomes extremely small. When the sampling clock CLK = “L”, the output is turned off by the switch S2, and the switch S1 is turned on during that time to charge the capacitor C1 to V REF .
Prepare for the next cycle.
【００１７】また、電圧／電流変換器の入力電圧は、サ
イクルが変わっても一定の変化をするため、オペアンプ
のバイアス電流の影響は、毎サイクル一定となり、ステ
ップサイズへの影響はオフセットのみとなる。したがっ
て、精度への影響はない。このため、バイアス電流の比
較的大きなバイポーラプロセスでも十分実現可能であ
る。Further, since the input voltage of the voltage / current converter changes constantly even if the cycle changes, the influence of the bias current of the operational amplifier is constant every cycle, and the influence on the step size is only the offset. .. Therefore, there is no impact on accuracy. Therefore, it can be sufficiently realized even in a bipolar process having a relatively large bias current.
【００１８】本発明は、フルスケールの絶対値が不要な
オーディオ用などに利用して有効である。The present invention is effective when used for audio and the like which does not require a full-scale absolute value.
【００１９】[0019]
【発明の効果】以上説明したように本発明は、１ビット
Ｄ／Ａ変換器の出力をサンプリング周期内で時間的に変
化させることにより、サンプリング周期のゆらぎの影響
が少なくなり、高速クロック時においてもΣΔ変調器の
高精度化を実現できる効果がある。As described above, according to the present invention, by varying the output of the 1-bit D / A converter temporally within the sampling period, the influence of the fluctuation of the sampling period is reduced, and at the time of high speed clock. Also has the effect of achieving high accuracy of the ΣΔ modulator.
【図１】本発明のΣΔ変調器の一実施例の構成を示す図
である。FIG. 1 is a diagram showing a configuration of an embodiment of a ΣΔ modulator of the present invention.
【図２】図１の実施例の動作を説明するためのタイミン
グチャートである。FIG. 2 is a timing chart for explaining the operation of the embodiment of FIG.
【図３】ΣΔＡ／Ｄ変換器におけるΣΔ変調器の基本構
成を示すブロック図である。FIG. 3 is a block diagram showing a basic configuration of a ΣΔ modulator in a ΣΔ A / D converter.
【図４】ＣＲ型の連続系積分器を使用した従来例の構成
を示す図である。FIG. 4 is a diagram showing a configuration of a conventional example using a CR type continuous system integrator.
【図５】スイッチドキャパシタ回路による離散系積分器
を用いた従来例の構成を示す図である。FIG. 5 is a diagram showing a configuration of a conventional example using a discrete system integrator with a switched capacitor circuit.
100 積分器 200 １ビットＡ／Ｄ変換器 300 １ビットＤ／Ａ変換器 100 Integrator 200 1-bit A / D converter 300 1-bit D / A converter
Claims (1)
の積分器の出力を１ビットのディジタルデータに変換す
る１ビットＡ／Ｄ変換器（200)と、この１ビットＡ／Ｄ
変換器の出力をアナログ信号に変換して前記積分器（10
0)の入力として帰還させる１ビットＤ／Ａ変換器（300)
とを有するΣΔ変調器において、 前記積分器（100)は連続系積分器であり、また、前記１
ビットＤ／Ａ変換器（300)の出力は、サンプリング周期
内で時間的に変化するように構成されていることを特徴
とするΣΔ変調器。1. An integrator (100) for analog signal input, a 1-bit A / D converter (200) for converting an output of the integrator into 1-bit digital data, and the 1-bit A / D.
The output of the converter is converted into an analog signal and the integrator (10
1-bit D / A converter (300) that feeds back as input of (0)
In the ΣΔ modulator, the integrator (100) is a continuous system integrator, and
A ΣΔ modulator, wherein the output of the bit D / A converter (300) is configured to change with time within a sampling period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336591A JPH0575468A (en) | 1991-09-12 | 1991-09-12 | Sigmadelta modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336591A JPH0575468A (en) | 1991-09-12 | 1991-09-12 | Sigmadelta modulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575468A true JPH0575468A (en) | 1993-03-26 |
Family
ID=16954000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336591A Pending JPH0575468A (en) | 1991-09-12 | 1991-09-12 | Sigmadelta modulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575468A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950035458A (en) * | 1994-04-04 | 1995-12-30 | 프랑코 드 베네드티 | Method and apparatus for extending the resolution of sigma-delta A / D converters |
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| JP2013525747A (en) * | 2010-03-18 | 2013-06-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Piezoresistive micromechanical sensor component and corresponding measurement method |
| JP2014217065A (en) * | 2013-04-24 | 2014-11-17 | マイクロナスゲー・エム・ベー・ハー | Continuous-time δς modulator |
-
1991
- 1991-09-12 JP JP23336591A patent/JPH0575468A/en active Pending
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