JPH02126489A - Address input circuit - Google Patents

Abstract

PURPOSE:To reduce an occupancy area by the title circuit by separating a signal path for reading time from another signal path for writing time and providing a circuit optimized at reading operation time and another circuit optimized at writing operation time. CONSTITUTION:The input of an input potential deciding circuit 1 is connected to an address input terminal AIN, and the output of the circuit 1 is connected to the respective inputs of an address buffer 2 for reading and an address buffer 3 for writing. The output of the address buffer 2 for reading is connected to a reading/writing terminal R/W and an inverter 4 and after that connected to one edge of a CMOS transfer 5 to turn on at reading time. The output of the address buffer 3 for writing is connected to the reading/writing terminal R/W and the inverter 4 and after that connected to one edge of a CMOS transfer 6 to turn on at writing time. Both of the others edges of the CMOS transfer 5 and the CMOS transfer 6 are short-circuited and made into an output terminal AOUT. Thus, the occupancy area by the circuit can be reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリード・ライトＩ！ｌｒ＃、を有する半導体集
積回路に関し、特にアドレス入力回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is a read/write I! lr#, and particularly relates to an address input circuit.

〔従来の技術〕[Conventional technology]

従来、この種のアドレス入力回路はリード時の信号径路
とライト時の信号経路が同一であり、同−信号経路上に
リード用の論理回路ライト用の論理回路を実現し、なお
かつリード、ライトの要求性能を満足させる設計となっ
ていた。Conventionally, in this type of address input circuit, the signal path for reading and the signal path for writing are the same, and a logic circuit for reading and a logic circuit for writing are implemented on the same signal path. It was designed to meet the required performance.

第５図はアドレス入力回路の従来例のブロック図である
。FIG. 5 is a block diagram of a conventional example of an address input circuit.

このアドレス入力回路は入力電位判定回路１とリード・
ライト兼用のアドレスバッファ１１と駆動能力向上用の
バッフ７７から構成され、アドレス入力端子ＡＩＮ、入
力電位判定回路１．アドレスバッファ１１．バッファ７
、アドレス出力端子ＡＯＬＪＴの順に信号が伝達される
。This address input circuit is connected to the input potential determination circuit 1 and the lead input circuit.
It consists of an address buffer 11 for write use and a buffer 77 for improving driving performance, and includes an address input terminal AIN, an input potential determination circuit 1. Address buffer 11. buffer 7
, address output terminal AOLJT.

第６図は第５図の従来例をより詳細に示す回路図である
。FIG. 6 is a circuit diagram showing the conventional example shown in FIG. 5 in more detail.

アドレス入力信号ＡＩＮとチップセレクト信号Ｏ８が入
力電位判定回路１の初段のノアゲートの入力となり２段
インバータのバッファを介してアドレスバッファ１１の
入力に接続される。アドレスバッファ１１はクロックド
インバータによるラップ・回路１０とラッチ回路１０か
らの正、ｆ４両輪理を入力とする２系統のナントゲート
２段接続回路とからなる。アドレスラッチ信号に下はイ
ンバータに入力し信号ＡＬを発生し、信号ＡＬとＡＬに
よりラッチ回路１０のクロックドインバータを駆動しラ
ッチ動作を行なう。続くナントゲート２段接続回路では
正負両輪理共に全ハイまたは全ロウに設定するための論
理が組まれており、その制［号は各々ＡＣＨ，ＡＣ１−
である。アドレスバッファ１１の出力はバッファ７の入
力となる。バッファ７はインバータであり、その出力は
アドレス出力ＡＯＵＴ、ＡＯｔＪＴである。Address input signal AIN and chip select signal O8 are input to the first-stage NOR gate of input potential determination circuit 1, and are connected to the input of address buffer 11 via a two-stage inverter buffer. The address buffer 11 consists of a wrap circuit 10 using a clocked inverter and two Nant gate two-stage connection circuits which receive both the positive and f4 loops from the latch circuit 10 as inputs. The address latch signal is input to an inverter to generate a signal AL, and the clocked inverter of the latch circuit 10 is driven by the signals AL and AL to perform a latch operation. The following two-stage Nant gate connection circuit has logic for setting both positive and negative wheels to all high or all low, and the control numbers are ACH and AC1-, respectively.
It is. The output of the address buffer 11 becomes the input of the buffer 7. Buffer 7 is an inverter, and its outputs are address outputs AOUT and AOtJT.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上）ホした従来のアドレス入力回路は、必然的に論理の
段数が増加してしまうため、高速動作が要求されるリー
ド動作時にはライト時だけに必要な機能が障害となり、
要求速度が満足できない欠点があり、逆に論理機能が高
く回路が大きくなりやすいライト系回路では動作スピー
ドは要求されない代りに回路占有面積を減少させる必要
があり、従来のレリード系と同一信号径路に組み込まれ
ている場合にはリード動作時の性能を落とさない範囲内
でのみ可能であるという欠点がある。In the conventional address input circuit mentioned above, the number of logic stages inevitably increases, so during read operations that require high-speed operation, the functions required only during write operations become a hindrance.
The disadvantage is that the required speed cannot be satisfied, and conversely, write circuits with high logic functions tend to have large circuits. If it is incorporated, it has the disadvantage that it is only possible within a range that does not degrade the performance during read operation.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のアドレス入力回路は、 入力電位判定回路とリード用アドレスバッファとライト
用アドレスバッファとリード／ライト信号でスイッチン
グする２個のトランスファ回路を有し、前記入力電位判
定回路の入力はアドレス入力端子に接続され、該出力は
リード用アドレスバッファとライト用アドレスバッファ
双方の入力に接続され、該リード用アドレスバッファ回
路の出力はリード時にオン動作するトランスファ回路の
一端に接続され、該ライト用アドレスバッファ回路の出
力はライト時にオン動作するトランスファ回路の一端に
接続され、前記リード時にオン動作するトランスファ回
路とライト時にオン動作するトランス７７回路の双方の
他端は短絡されアドレス出力端子となっている。The address input circuit of the present invention includes an input potential determination circuit, a read address buffer, a write address buffer, and two transfer circuits that switch based on read/write signals, and the input potential determination circuit has an address input terminal. The output is connected to the inputs of both the read address buffer and the write address buffer, and the output of the read address buffer circuit is connected to one end of a transfer circuit that is turned on during reading, and the write address buffer The output of the circuit is connected to one end of the transfer circuit that is turned on during writing, and the other ends of both the transfer circuit that is turned on when reading and the transformer 77 circuit that is turned on when writing are short-circuited and serve as address output terminals.

〔作用〕[Effect]

本発明は、リード時の信号径路とライト時の信号径路を
分離し、リード動作用に最適化された回路およびライト
動作用に最適化された回路を搭載する。The present invention separates the signal path for reading and the signal path for writing, and includes a circuit optimized for read operation and a circuit optimized for write operation.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明のアドレス入力回路の第１の実施例の構
成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a first embodiment of the address input circuit of the present invention.

本実施例のアドレス入力回路は、入力電位判定回路１と
リード用アドレスバッファ２とライト用アドレスバッフ
ン３とインバータ４とＣＭＯＳトランスファ５，６とか
らなり、入力電位判定回路１の入力はアドレス入力端子
ＡＩＮに接続され、該出力はリード用アドレスバッファ
２とライト用アドレスバッファ３双方の入力に接続され
、リード用アドレスバッファ２の出力は、リード／ライ
ト端子Ｒ／Ｗとインバータ４に接続されリード時にオン
動作するＣＭＯＳトランスファ５の一端に接続され、ラ
イト用アドレスバッファ３の出力はリード／ライト端子
Ｒ／Ｗとインバータ４に接続されライト時にオン動作す
るＣＭＯＳトランスファ６の一端に接続され、ＣＭＯＳ
トランスファ５とＣＭＯＳトランスファ６の双方の他端
は短絡されアドレス出力端子ＡＯＵＴとなっている。The address input circuit of this embodiment includes an input potential determination circuit 1, a read address buffer 2, a write address buffer 3, an inverter 4, and CMOS transfers 5 and 6. The input of the input potential determination circuit 1 is an address input. The output is connected to the terminal AIN, and the output is connected to the inputs of both the read address buffer 2 and the write address buffer 3. The output of the read address buffer 2 is connected to the read/write terminal R/W and the inverter 4, and the output is connected to the read address buffer 2 and the write address buffer 3. The output of the write address buffer 3 is connected to the read/write terminal R/W and the inverter 4, and is connected to one end of the CMOS transfer 6 that is turned on when writing.
The other ends of both the transfer 5 and the CMOS transfer 6 are short-circuited and serve as an address output terminal AOUT.

第２図は本発明のアドレス入力回路の第２の実施例の構
成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a second embodiment of the address input circuit of the present invention.

本実施例ではＣＭＯＳトランスファ５，６の後にバッフ
ァ７を設け、ＣＭＯＳトランスファ５゜６による駆動能
力劣化を防止している。In this embodiment, a buffer 7 is provided after the CMOS transfers 5 and 6 to prevent deterioration in driving ability due to the CMOS transfers 5 and 6.

第３図は本発明のアドレス入力回路の第３の実施例の構
成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a third embodiment of the address input circuit of the present invention.

本実施例では、リード用アドレスバッファ２゜ライト用
アドレスバッファ３の最終段をトライステートバッファ
とし、トライステート付リード用アドレスバッファ８、
トライステート付ライト用アドレスバッファつとするこ
とで、ＣＭＯＳトランスファ５．６を置換している。In this embodiment, the final stage of the read address buffer 2 and write address buffer 3 is a tri-state buffer, and the read address buffer 8 with tri-state,
The CMOS transfer 5.6 is replaced by one write address buffer with tristate.

第４図は本発明の第２の実施例の詳細な回路図である。FIG. 4 is a detailed circuit diagram of a second embodiment of the invention.

アドレス入力信号ＡＩＮとチップセレクト信号Ｏ８が入
力電位判定回路１の初段のノアゲートの入力となり、２
段インバータのバッファを介しリード用アドレスバッフ
ァ２とライト用アドレスバッファ３の入力に接続される
。リード用アドレスバッファ２はインバータ１段とイン
バータ２段接続の２系統からなり、各々負、正論理出力
を得る。Address input signal AIN and chip select signal O8 are input to the first-stage NOR gate of input potential determination circuit 1, and 2
It is connected to the inputs of the read address buffer 2 and the write address buffer 3 via the buffer of the stage inverter. The read address buffer 2 consists of two systems connected to one stage of inverters and two stages of inverters, each of which obtains negative and positive logic outputs.

ライト用アドレスバツア３はクロックドインバータによ
るラッチ回路１０とラッチ回路１０からの正、負両輪理
を入力とする２系統のナントゲート２段接続回路とから
なる。アドレスラッチ信号“八−「はインバータに入力
信号△Ｌを発生し、信号ＡＬとＡＬにより前記ランチ回
路９のクロックドインバータを駆動しラッチ動作を行な
う。続くナントゲート２段接続回路では正負両輪理共に
全ハイあるいは全ロウに設定するための論理が組まれて
おり、その制御信号は各々ＡＣＨ，ＡＣＬである。リー
ド用アドレスバッファ２とライト用アドレスバッファ３
の出力はＣＭＯＳトランンスファ５．６の一端となり、
各々正論理、負論理毎にＣＭＯＳトランスファ５，６の
他端と接続され、バッファ７の入力となる。バッファ７
はインバータであり、その出力はアドレス出力Ａ　ＯＵ
　Ｔ　。The write address buffer 3 is composed of a latch circuit 10 using a clocked inverter and two systems of Nant gate two-stage connection circuits which receive both positive and negative circuits from the latch circuit 10 as inputs. The address latch signal "8-" generates an input signal ΔL to the inverter, and the signals AL and AL drive the clocked inverter of the launch circuit 9 to perform a latch operation. Both have logic for setting all high or all low, and their control signals are ACH and ACL, respectively.Read address buffer 2 and write address buffer 3
The output of becomes one end of CMOS transfer 5.6,
They are connected to the other ends of CMOS transfers 5 and 6 for each positive logic and negative logic, respectively, and serve as inputs to a buffer 7. buffer 7
is an inverter, and its output is address output A OU
T.

ＡＯＬＪＴである。This is AOLJT.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、アドレス入力回路の中に
リード時の信号径路とライト時の信号径路の２系統を用
意し、リード用アドレスバッファにはリード動作に要求
される高速性を実現する回路設計を施し、ライト用アド
レスバッファにはライト動作時に要求される高度な機能
、例えばラッチ機能、全ロウ・全ハイ機能を取り入れな
がらかつライトタイミングを最低満足する設計を行なう
ことにより、回路占有面積の削減が実現できる効果があ
る。As explained above, the present invention provides two signal paths for read and write in the address input circuit, and provides the read address buffer with the high speed required for read operations. By designing the circuit and incorporating the advanced functions required for the write address buffer during write operation, such as latch function, all low and all high functions, and by designing the write timing to the minimum, the circuit footprint is reduced. This has the effect of reducing the amount of

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のアドレス入力回路の第１の実施例のブ
ロック図、第２図は本発明のアドレス入力回路の第２の
実施例のブロック図、第３図は本発明のアドレス入力回
路の第３の実施例のブロック図、第４図は第２の実施例
のより詳細な回路図、第５図は従来例のブロック図、第
６図は第５図の従来例のより詳細な回路図である。 １・・・入力電位判定回路、 ２・・・リード用アドレスバッファ、 ３・・・ライト用アドレスバッファ、 ４・・・インバータ、 ５．６・・・ＣＭＯＳトランスファ、 ７・・・バッファ、 ８・・・トライステート付リード用アドレスバッファ　
、 ９・・・トライステート用ライト用アドレスバッファ、 １０・・・ラッチ回路。 第 図FIG. 1 is a block diagram of a first embodiment of the address input circuit of the present invention, FIG. 2 is a block diagram of a second embodiment of the address input circuit of the present invention, and FIG. 3 is a block diagram of the address input circuit of the present invention. FIG. 4 is a block diagram of the third embodiment, FIG. 4 is a more detailed circuit diagram of the second embodiment, FIG. 5 is a block diagram of the conventional example, and FIG. 6 is a more detailed circuit diagram of the conventional example of FIG. It is a circuit diagram. DESCRIPTION OF SYMBOLS 1... Input potential determination circuit, 2... Address buffer for read, 3... Address buffer for write, 4... Inverter, 5.6... CMOS transfer, 7... Buffer, 8.・・Read address buffer with tristate
, 9... Tri-state write address buffer, 10... Latch circuit. Diagram

Claims (1)

【特許請求の範囲】 １、リード、ライト機能を有する半導体集積回路におい
て、 入力電位判定回路とリード用アドレスバッファとライト
用アドレスバッファとリード／ライト信号でスイッチン
グする２個のトランスファ回路を有し、前記入力電位判
定回路の入力はアドレス入力端子に接続され、該出力は
リード用アドレスバッファとライト用アドレスバッファ
双方の入力に接続され、該リード用アドレスバッファの
出力はリード時にオン動作するトランスファ回路の一端
に接続され、該ライト用アドレスバッファの出力はライ
ト時にオン動作するトランスファ回路の一端に接続され
、前記リード時にオン動作するトランスファ回路とライ
ト時にオン動作するトランスファ回路の双方の他端は短
絡されアドレス出力端子となっているアドレイ入力回路
。[Claims] 1. A semiconductor integrated circuit having read and write functions, comprising: an input potential determination circuit, a read address buffer, a write address buffer, and two transfer circuits that switch based on read/write signals; The input of the input potential determination circuit is connected to an address input terminal, the output is connected to the inputs of both a read address buffer and a write address buffer, and the output of the read address buffer is connected to a transfer circuit that is turned on during reading. The output of the write address buffer is connected to one end of a transfer circuit that is turned on when writing, and the other ends of both the transfer circuit that is turned on when reading and the transfer circuit that is turned on when writing are short-circuited. An address input circuit that serves as an address output terminal.