JPH0529916A - Output circuit - Google Patents
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- JPH0529916A JPH0529916A JP3185998A JP18599891A JPH0529916A JP H0529916 A JPH0529916 A JP H0529916A JP 3185998 A JP3185998 A JP 3185998A JP 18599891 A JP18599891 A JP 18599891A JP H0529916 A JPH0529916 A JP H0529916A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は出力回路に関し、特に、
相補型ＭＯＳ集積回路に用いられる出力回路に関する。FIELD OF THE INVENTION This invention relates to output circuits, and more particularly to
The present invention relates to an output circuit used in a complementary MOS integrated circuit.
【０００２】[0002]
【従来の技術】従来のこの種の出力回路の一例を図２に
示す。この出力回路は、出力をハイインピーダンス状態
に設定できる型のものである。2. Description of the Related Art An example of a conventional output circuit of this type is shown in FIG. This output circuit is of a type that can set the output to a high impedance state.
【０００３】図２を参照すると、この出力回路では、入
力端１からのデータ信号Ｄと入力端２からのコントロー
ル信号Ｃとを入力とする２入力ＮＡＮＤ４の出力が、出
力バッファ８を構成するＰＭＯＳトランジスタＰ1 のゲ
ートに接続されている。また、コントロール信号Ｃを入
力とするインバータ３の出力とデータ信号Ｄを入力とす
る２入力ＮＯＲ５の出力とが、出力バッファ８のＮＭＯ
ＳトランジスタＮ1 のゲートに接続されている。Referring to FIG. 2, in this output circuit, the output of a 2-input NAND 4 which receives a data signal D from an input terminal 1 and a control signal C from an input terminal 2 constitutes a PMOS which constitutes an output buffer 8. It is connected to the gate of the transistor P 1 . Further, the output of the inverter 3 which receives the control signal C and the output of the 2-input NOR 5 which receives the data signal D are the NMO of the output buffer 8.
It is connected to the gate of the S transistor N 1 .
【０００４】この回路は以下のように動作する。先ず、
コントロール信号Ｃがロウレベルの場合、データ信号Ｄ
がハイレベルであろうがロウレベルであろうが、２入力
ＮＡＮＤ４はハイレベルを出力し、一方、２入力ＮＯＲ
５はロウレベルを出力する。従って、出力バッファ８の
ＰＭＯＳトランジスタＰ1 とＮＭＯＳトランジスタＮ1
とは共にオフ状態になり、出力端９はハイインピーダン
ス状態となる。This circuit operates as follows. First,
When the control signal C is low level, the data signal D
Is high level or low level, the 2-input NAND 4 outputs high level, while the 2-input NOR is
5 outputs a low level. Therefore, the PMOS transistor P 1 and the NMOS transistor N 1 of the output buffer 8 are
And are both turned off, and the output terminal 9 is in a high impedance state.
【０００５】次に、コントロール信号Ｃがハイレベルの
場合、データ信号Ｄがハイレベルであると、２入力ＮＡ
ＮＤ４と２入力ＮＯＲ５は共にロウレベルを出力する。
従って出力バッファ８のＰＭＯＳトランジスタＰ1 がオ
ン状態になり、また、ＮＭＯＳトランジスタＮ1 がオフ
状態となって、出力端９はハイレベルを出力する。ま
た、データ信号Ｄがロウレベルであると、２入力ＮＡＮ
Ｄ４と２入力ＮＯＲ５は共にハイレベルを出力する。従
って出力バッファ８のＰＭＯＳトランジスタＰ1 がオフ
状態になり、また、ＮＭＯＳトランジスタＮ1 がオン状
態となって、出力端９はロウレベルを出力する。Next, when the control signal C is at the high level and the data signal D is at the high level, the 2-input NA is set.
Both ND4 and 2-input NOR5 output a low level.
Therefore, the PMOS transistor P 1 of the output buffer 8 is turned on, the NMOS transistor N 1 is turned off, and the output terminal 9 outputs a high level. If the data signal D is low level, the 2-input NAN
Both D4 and 2-input NOR5 output a high level. Therefore, the PMOS transistor P 1 of the output buffer 8 is turned off, the NMOS transistor N 1 is turned on, and the output terminal 9 outputs a low level.
【０００６】ここで、後の説明の便利のために、この出
力回路のディメンジョンについて考えてみる。ディメン
ジョンは、出力バッファを構成するＭＯＳトランジスタ
の、チャンネル領域の寸法および拡散容量など構造上の
要素を含めた出力駆動能力であり、出力回路の出力のス
イッチングスピードを決める。図２において出力バッフ
ァ８のディメンジョンは、電磁障害（以下、ＥＭＩと略
す）ノイズの発生を防ぐため、出力バッファとしての立
上がり・立下がりのスピードを満足できる範囲で悪く設
定されている。しかし、最近では、電源電圧範囲を広く
取りしかも電源電圧が低い時のスピードも早くしたいと
いう要求が強い。ところが、この要求を満たして低電源
電圧時の出力バッファの立上がり・立下がりのスピード
を早くするために出力バッファのディメンジョンを良く
すると、電源電圧が高く高速でスイッチングする時のＥ
ＭＩノイズが発生しやすくなる。Here, for convenience of the following description, consider the dimension of this output circuit. The dimension is the output drive capability of the MOS transistor that constitutes the output buffer, including structural elements such as the size of the channel region and the diffusion capacitance, and determines the output switching speed of the output circuit. In FIG. 2, the dimension of the output buffer 8 is badly set within a range in which the rising / falling speed of the output buffer can be satisfied in order to prevent generation of electromagnetic interference (hereinafter abbreviated as EMI) noise. However, recently, there is a strong demand for widening the power supply voltage range and increasing the speed when the power supply voltage is low. However, if the dimension of the output buffer is improved in order to satisfy this requirement and to speed up the rise and fall of the output buffer at a low power supply voltage, E when the power supply voltage is high and high-speed switching is performed.
MI noise is likely to occur.
【０００７】[0007]
【発明が解決しようとする課題】上述したように従来の
出力回路では、ＥＭＩノイズの発生を防ぐため、出力バ
ッファのディメンジョンが、スイッチングスピードに支
障のない範囲内で悪く設定されている。しかし、このよ
うにすると電源電圧の低下が起こった場合、出力バッフ
ァの立上がり・立下がりのスピードが遅くなってしま
う。すなわち、低電源電圧での高速動作と、高電源電圧
の時のＥＭＩノイズの抑制とを両立させることが難かし
い。As described above, in the conventional output circuit, the dimension of the output buffer is badly set within the range where switching speed is not hindered in order to prevent the generation of EMI noise. However, in this case, when the power supply voltage drops, the rising / falling speed of the output buffer becomes slow. That is, it is difficult to achieve both high-speed operation at a low power supply voltage and suppression of EMI noise at a high power supply voltage.
【０００８】本発明は、上記のような従来の出力回路の
問題点に鑑みてなされたものであって、電源電圧が高い
時のＥＭＩノイズの発生が少く、しかも低電源電圧にお
いても高速で動作するような出力回路を提供することを
目的とする。The present invention has been made in view of the problems of the conventional output circuit as described above, and the generation of EMI noise is small when the power supply voltage is high, and the operation is fast even at a low power supply voltage. It is an object of the present invention to provide such an output circuit.
【０００９】[0009]
【課題を解決するための手段】本発明の出力回路は、出
力が、外部からのコントロール信号によって、入力信号
の状態に関りなくハイインピーダンス状態に設定される
第１の出力バッファと、電源電圧の低下を検出し、所定
のレベルの信号を出力する低電圧検出回路と、出力が、
前記低電圧検出回路の出力信号および前記コントロール
信号のいずれかによってハイインピーダンス状態に設定
される第２の出力バッファと、を含み、前記第１の出力
バッファと前記第２の出力バッファとは、出力端を共通
にして並列に接続され、前記電源電圧が高い時には、前
記コントロール信号の状態に応じて、前記第１の出力バ
ッファおよび前記第２の出力バッファとにより負荷を駆
動し、前記電源電圧が低い時には、前記第２の出力バッ
ファの出力が、前記コントロール信号および前記入力信
号の状態に関らずハイインピーダンス状態となり、前記
第１の出力バッファにより負荷を駆動するように動作す
ることを特徴としている。The output circuit of the present invention comprises a first output buffer whose output is set to a high impedance state by a control signal from the outside regardless of the state of the input signal, and a power supply voltage. Low voltage detection circuit that detects a decrease in
A second output buffer that is set to a high impedance state by one of the output signal of the low voltage detection circuit and the control signal, wherein the first output buffer and the second output buffer output When the power supply voltage is high, the ends are connected in parallel, and when the power supply voltage is high, the load is driven by the first output buffer and the second output buffer according to the state of the control signal, and the power supply voltage is When it is low, the output of the second output buffer is in a high impedance state regardless of the states of the control signal and the input signal, and the first output buffer operates to drive a load. There is.
【００１０】[0010]
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の一実施例の出力回
路の回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an optimum embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an output circuit according to an embodiment of the present invention.
【００１１】図１を参照すると、本実施例では、入力端
１からのデータ信号Ｄと入力端２からのコントロール信
号Ｃとを入力とする２入力ＮＡＮＤ４の出力が、出力バ
ッファ８のＰＭＯＳトランジスタＰ1 のゲートに接続さ
れている。また、コントロール信号Ｃを入力とするイン
バータ３の出力とデータ信号Ｄとを入力とする２入力Ｎ
ＯＲ５の出力が、ＮＭＯＳトランジスタＮ1 のゲートに
接続されている。Referring to FIG. 1, in the present embodiment, the output of the 2-input NAND 4 which receives the data signal D from the input terminal 1 and the control signal C from the input terminal 2 is the PMOS transistor P of the output buffer 8. Connected to the gate of 1 . In addition, a 2-input N that receives the output of the inverter 3 that receives the control signal C and the data signal D
The output of OR5 is connected to the gate of the NMOS transistor N 1 .
【００１２】更に、２入力ＮＡＮＤ４の出力と、電源電
圧の低下を検出し所定のレベル（ここではハイレベルと
する）を出力する低電圧検出回路１０の出力とを入力と
する２入力ＮＯＲ１２の出力が、インバータ１４を介し
て出力バッファ１８のＰＭＯＳトランジスタＰ2 のゲー
トに接続されている。また、低電圧検出回路１０の出力
がインバータ１１を介した出力と、２入力ＮＯＲ５の出
力とを入力とする２入力ＮＡＮＤ１３の出力とがインバ
ータ１５を介して、出力バッファ１８のＮＭＯＳトラン
ジスタＮ2 のゲートに接続されている。ここで、図１に
おいて、出力バッファ８はディメンジョンを良くし出力
バッファ１８のディメンジョンは悪くして両方の出力駆
動能力が、図２に示す出力バッファ８の出力駆動能力と
同じくなるようにされている。Further, the output of the 2-input NOR 12 which receives the output of the 2-input NAND 4 and the output of the low-voltage detection circuit 10 which detects a decrease in the power supply voltage and outputs a predetermined level (here, high level). Is connected to the gate of the PMOS transistor P 2 of the output buffer 18 via the inverter 14. In addition, the output of the low voltage detection circuit 10 and the output of the 2-input NAND 13 which receives the output of the 2-input NOR 5 as an input and the output of the 2-input NOR 5 as the input of the NMOS transistor N 2 of the output buffer 18. It is connected to the gate. Here, in FIG. 1, the output buffer 8 has a good dimension and the output buffer 18 has a bad dimension, so that both output drive capabilities are the same as the output drive capabilities of the output buffer 8 shown in FIG. ..
【００１３】以下に本実施例の動作について説明する。
先ず、電源電圧が高い場合、入力端２へのコントロール
信号Ｃがロウレベルであると、入力端１へのデータ信号
Ｄがハイレベルであろうがロウレベルであろうが、２入
力ＮＡＮＤ４はハイレベルを出力し、２入力ＮＯＲ５は
ロウレベルを出力する。従って、出力バッファ８のＰＭ
ＯＳトランジスタＰ1 とＮＭＯＳトランジスタＮ1とは
共にオフ状態になる。一方、低電圧検出回路１０は働ら
かずロウレベルを出力するので、２入力ＮＯＲ１２はロ
ウレベルを出力し、２入力ＮＡＮＤ１３はハイレベルを
出力する。そして、出力バッファ１８のＰＭＯＳトラン
ジスタＰ2 とＮＭＯＳトランジスタＮ2 とは、これらの
レベルをインバータ１４，１５を介して受けるので、共
にオフ状態になる。従って、出力端９はハイインピーダ
ンス状態となる。The operation of this embodiment will be described below.
First, when the power supply voltage is high, if the control signal C to the input terminal 2 is at the low level, the 2-input NAND 4 is at the high level regardless of whether the data signal D to the input terminal 1 is at the high level or the low level. The 2-input NOR5 outputs a low level. Therefore, PM of the output buffer 8
Both the OS transistor P 1 and the NMOS transistor N 1 are turned off. On the other hand, since the low voltage detection circuit 10 does not work and outputs a low level, the 2-input NOR 12 outputs a low level and the 2-input NAND 13 outputs a high level. Since the PMOS transistor P 2 and the NMOS transistor N 2 of the output buffer 18 receive these levels via the inverters 14 and 15, they are both turned off. Therefore, the output terminal 9 is in a high impedance state.
【００１４】次に、入力端２へのコントロール信号Ｃが
ハイレベルの時、入力端１へのデータ信号Ｄがハイレベ
ルであると、２入力ＮＡＮＤ４と２入力ＮＯＲ５は共に
ロウレベルを出力する。従って出力バッファ８のＰＭＯ
ＳトランジスタＰ1 がオン状態になり、ＮＭＯＳトラン
ジスタＮ1 がオフ状態になる。一方、低電圧検出回路１
０は働らかずロウレベルを出力するので、２入力ＮＯＲ
１２と２入力ＮＡＮＤ１３は共にハイレベルを出力す
る。出力バッファ１８にはこのレベルがインバータ１
４，１５を介して入力されるので、ＰＭＯＳトランジス
タＰ2 はオン状態になり、ＮＭＯＳトランジスタＮ2 は
オフ状態になる。従って、出力端９はハイレベルを出力
する。また、入力端１のデータ信号Ｄがロウレベルであ
ると、２入力ＮＡＮＤ４と２入力ＮＯＲ５は共にハイレ
ベルを出力するので出力バッファ８のＰＭＯＳトランジ
スタＰ1 はオフ状態になり、ＮＭＯＳトランジスタＮ1
はオン状態となる。一方、低電圧検出回路１０は働らか
ないので２入力ＮＯＲ１２と２入力ＮＡＮＤ１３は共に
ロウレベルを出力する。従って、出力バッファ１８のＰ
ＭＯＳトランジスタＰ2 はオフ状態になり、ＮＭＯＳト
ランジスタＮ2 はオン状態になる。従って、出力端９は
ロウレベルを出力する。すなわち電源電圧が高くコント
ロール信号がハイレベルの時は、ハイレベルを出力する
時でもロウレベルを出力する時でも、出力バッファ８と
出力バッファ１８との両方が使用される。そしてこの場
合は、トータルのディメンジョンが悪く設定されるの
で、ＥＭＩノイズの発生を防ぐことができる。しかも電
源電圧が高いので、出力回路全体として、出力の立上が
り・立下がりのスピードが下がることはない。Next, when the control signal C to the input terminal 2 is at the high level and the data signal D to the input terminal 1 is at the high level, both the 2-input NAND 4 and the 2-input NOR 5 output the low level. Therefore, the PMO of the output buffer 8
The S transistor P 1 is turned on and the NMOS transistor N 1 is turned off. On the other hand, the low voltage detection circuit 1
0 does not work and outputs a low level, so 2 input NOR
Both the 12-input and 2-input NAND 13 output a high level. This level is output to the inverter 1 in the output buffer 18.
Since it is input via 4, 15, the PMOS transistor P 2 is turned on and the NMOS transistor N 2 is turned off. Therefore, the output terminal 9 outputs a high level. Further, when the data signal D at the input terminal 1 is low level, both the 2-input NAND 4 and the 2-input NOR 5 output high level, so that the PMOS transistor P 1 of the output buffer 8 is turned off and the NMOS transistor N 1 is turned on.
Is turned on. On the other hand, since the low voltage detection circuit 10 does not work, both the 2-input NOR 12 and the 2-input NAND 13 output a low level. Therefore, P of the output buffer 18
The MOS transistor P 2 is turned off and the NMOS transistor N 2 is turned on. Therefore, the output terminal 9 outputs a low level. That is, when the power supply voltage is high and the control signal is high level, both the output buffer 8 and the output buffer 18 are used regardless of whether the high level is output or the low level is output. In this case, since the total dimension is set badly, the generation of EMI noise can be prevented. Moreover, since the power supply voltage is high, the rising and falling speeds of the output do not decrease in the entire output circuit.
【００１５】次に、電源電圧が低下すると、低電圧検出
回路１０が働きハイレベルを出力する。従って、２入力
ＮＡＮＤ４の出力および２入力ＮＯＲ５の出力がハイレ
ベルであろうがロウレベルであろうが、２入力ＮＯＲ１
２はロウレベルを出力し、２入力ＮＡＮＤ１３はハイレ
ベルを出力する。出力バッファ１８にはこのレベルがイ
ンバータ１４，１５を介して入力されるので、ＰＭＯＳ
トランジスタＰ2 とＮＭＯＳトランジスタＮ2 とはとも
にオフ状態となる。すなわち、電源電圧が低い時は、出
力バッファ８の方だけが動作する。そして、この場合は
出力回路全体としてのディメンジョンも良いので、出力
回路としての出力の立上がり・立下がりのスピードが犠
牲になることはない。しもも低電源電圧時は、もともと
高電源電圧時にくらべてＥＭＩノイズの発生が少ない。Next, when the power supply voltage drops, the low voltage detection circuit 10 operates and outputs a high level. Therefore, regardless of whether the output of the 2-input NAND 4 and the output of the 2-input NOR 5 are high level or low level, the 2-input NOR 1
2 outputs a low level, and the 2-input NAND 13 outputs a high level. Since this level is input to the output buffer 18 via the inverters 14 and 15, the PMOS
Both the transistor P 2 and the NMOS transistor N 2 are turned off. That is, when the power supply voltage is low, only the output buffer 8 operates. In this case, since the dimension of the output circuit as a whole is good, the speed of rising and falling of the output of the output circuit is not sacrificed. At low power supply voltage, EMI noise is less likely to occur than at high power supply voltage.
【００１６】[0016]
【発明の効果】以上説明したように、本発明の出力回路
はディメンジョンの違う出力バッファを並列に接続した
構成になっている。このことにより、本発明によれば、
電源電圧が低下した時にディメンジョンの悪い方の出力
バッファをハイインピーダンス状態にして出力回路全体
としての出力バッファのディメンジョンを良くし、出力
の立上がり・立下がりのスピードを早くできる。しもも
電源電圧が高い時は、両方の出力バッファを共に動作さ
せてディメンジョンを悪くすることによってＥＭＩノイ
ズの発生を少なくすることができる。As described above, the output circuit of the present invention has a configuration in which output buffers having different dimensions are connected in parallel. Therefore, according to the present invention,
When the power supply voltage drops, the output buffer with the poorer dimension is placed in a high impedance state to improve the dimension of the output buffer of the output circuit as a whole and to speed up the rise and fall of the output. If the power supply voltage is high, it is possible to reduce the occurrence of EMI noise by operating both output buffers together to deteriorate the dimension.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例による出力回路の回路図であ
る。FIG. 1 is a circuit diagram of an output circuit according to an embodiment of the present invention.
【図２】従来の出力回路の一例の回路図である。FIG. 2 is a circuit diagram of an example of a conventional output circuit.
１，２ 入力端 ３，１１，１４，１５ インバータ ４，１３ ＮＡＮＤ ５，１２ ＮＯＲ ８，１８ 出力バッファ ９ 出力端 １０ 低電圧検出回路 1, 2 Input terminal 3, 11, 14, 15 Inverter 4, 13 NAND 5, 12, NOR 8, 18 Output buffer 9 Output terminal 10 Low voltage detection circuit
Claims (1)
よって、入力信号の状態に関りなくハイインピーダンス
状態に設定される第１の出力バッファと、 電源電圧の低下を検出し、所定のレベルの信号を出力す
る低電圧検出回路と、 出力が、前記低電圧検出回路の出力信号および前記コン
トロール信号のいずれかによってハイインピーダンス状
態に設定される第２の出力バッファと、 を含み、 前記第１の出力バッファと前記第２の出力バッファと
は、出力端を共通にして並列に接続され、 前記電源電圧が高い時には、前記コントロール信号の状
態に応じて、前記第１の出力バッファおよび前記第２の
出力バッファとにより負荷を駆動し、 前記電源電圧が低い時には、前記第２の出力バッファの
出力が、前記コントロール信号および前記入力信号の状
態に関らずハイインピーダンス状態となり、前記第１の
出力バッファにより負荷を駆動するように動作すること
を特徴とする出力回路。Claim: What is claimed is: 1. A first output buffer, the output of which is set to a high impedance state regardless of the state of the input signal by a control signal from the outside, and a drop in the power supply voltage is detected. A low-voltage detection circuit that outputs a signal of a predetermined level, and a second output buffer whose output is set to a high-impedance state by one of the output signal of the low-voltage detection circuit and the control signal. The first output buffer and the second output buffer are connected in parallel with their output terminals being common, and when the power supply voltage is high, the first output buffer is dependent on the state of the control signal. And a load is driven by the second output buffer, and when the power supply voltage is low, the output of the second output buffer is controlled by the controller. An output circuit to the state of the signal and the input signal becomes regardless high impedance state, characterized in that it operates to drive the load by the first output buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185998A JPH0529916A (en) | 1991-07-25 | 1991-07-25 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185998A JPH0529916A (en) | 1991-07-25 | 1991-07-25 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529916A true JPH0529916A (en) | 1993-02-05 |
Family
ID=16180584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185998A Pending JPH0529916A (en) | 1991-07-25 | 1991-07-25 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529916A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318860A (en) * | 1992-12-31 | 1994-11-15 | Hyundai Electron Ind Co Ltd | Data outputting buffer |
| CN110784206A (en) * | 2018-07-27 | 2020-02-11 | 美格纳半导体有限公司 | Control buffer in source driver and source driver of display panel |
-
1991
- 1991-07-25 JP JP3185998A patent/JPH0529916A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318860A (en) * | 1992-12-31 | 1994-11-15 | Hyundai Electron Ind Co Ltd | Data outputting buffer |
| CN110784206A (en) * | 2018-07-27 | 2020-02-11 | 美格纳半导体有限公司 | Control buffer in source driver and source driver of display panel |
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