JPH02125660A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH02125660A JPH02125660A JP63279726A JP27972688A JPH02125660A JP H02125660 A JPH02125660 A JP H02125660A JP 63279726 A JP63279726 A JP 63279726A JP 27972688 A JP27972688 A JP 27972688A JP H02125660 A JPH02125660 A JP H02125660A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に冗長用メモリセル
を有する半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and particularly to a semiconductor memory device having redundant memory cells.
従来、この種の半導体記憶装置は、第3図のように構成
されている。冗長用デコーダは第4図のように構成され
ており1通常情報記憶用に用いる主メモリセル11にお
いて欠陥がなかった場合には、冗長用メモリセルを使用
する必要がないなめフユーズF、、F2.・・・、Fl
、・・・、F211(但しnは自然数〉を全て切らずに
おく。従ってアドレスが入力された時、A I、 A
Iのうちどちらかは必らず°“H”レベルになるなめ、
φの電位は” L ”レベルになり、“L”レベルにな
ることによりX、Yデコーダが活性化される。その場合
のタイムチャー1・は第5図のようになる。Conventionally, this type of semiconductor memory device has been constructed as shown in FIG. The redundancy decoder is configured as shown in Fig. 4.1 If there is no defect in the main memory cell 11 used for normal information storage, there is no need to use the redundancy memory cell using the fuses F, , F2. .. ..., Fl
,..., F211 (where n is a natural number) are all left uncut. Therefore, when the address is input, A I, A
One of I is always at “H” level,
The potential of φ goes to "L" level, and by going to "L" level, the X and Y decoders are activated. In that case, the time chart 1 is as shown in FIG.
主メモリセル11に欠陥があった場合にはその欠陥であ
るメモリセルの番地を選ぶアドレスが人。If there is a defect in the main memory cell 11, the address that selects the address of the defective memory cell is human.
力された時にオンするトランジスタのトレイン側のフユ
ーズF、を切ってしまう、す、ると、そのアドレスが入
力された場合のみφは“H”レベルのままなので、X、
Yデコーダは活性化されず冗長用のワード線またはデイ
ジット線が選ばれる。その場合のタイムチャートは第6
図のようになる。If you cut off the fuse F on the train side of the transistor that turns on when the address is input, φ will remain at "H" level only when that address is input, so X,
The Y decoder is not activated and a redundant word line or digit line is selected. In that case, the time chart is 6th
It will look like the figure.
従来の冗長回路を有する半導体記憶装置においては主メ
モリセル11を構成する情報、蓄積用容量部の蓄積容量
と冗長用メモリセルの12.13を構成する情報蓄積用
容量部のM積容量が同じ大きさとなっていた。In a conventional semiconductor memory device having a redundant circuit, the storage capacity of the information storage capacitor section constituting the main memory cell 11 and the M product capacity of the information storage capacitor section constituting the redundant memory cell 12.13 are the same. It was the size.
上述した従来の半導体記憶装置は、冗長用メモリセルの
蓄積容量と、主メモリセルの蓄積容量とが同じ値である
ため、工程上の例えば異物の付着によるパターンの欠落
等により発生するメモリセルの欠陥の発生率が、冗長用
メモリセルと主メモリセルにおいて同程度であり、従っ
て冗長回路への置換率が悪いという欠点がある。In the above-mentioned conventional semiconductor memory device, the storage capacity of the redundant memory cell and the storage capacity of the main memory cell are the same value, so that memory cells may be damaged due to, for example, missing patterns due to adhesion of foreign matter during the process. There is a drawback that the rate of occurrence of defects is approximately the same in redundant memory cells and main memory cells, and therefore the rate of replacement with redundant circuits is low.
本発明の半導体記憶装置は、行列に配列された複数のメ
モリセルと、前記メモリセルの外側に配列された複数の
冗長用メモリセルとを有する半導体記憶装置において、
前記冗長用メモリセルを構成する情報蓄積用容量部の蓄
積容量が、前記メモリセルを構成する情報蓄積用容量部
の蓄積容量よりも大きい容量を有している。A semiconductor memory device of the present invention includes a plurality of memory cells arranged in rows and columns and a plurality of redundant memory cells arranged outside the memory cells.
The storage capacity of the information storage capacitor part forming the redundant memory cell has a larger storage capacity than the storage capacity of the information storage capacitor part forming the memory cell.
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第1図は本発明の第1の実施例を説明するための冗長用
メモリセルのレイアウト図である。FIG. 1 is a layout diagram of a redundant memory cell for explaining a first embodiment of the present invention.
第1図に示すように、ワード線1の一部を構成するゲー
ト電極2及びゲート電極2に整合して設けた拡散領域3
.4により構成されるトランジスタと、拡散領域3及び
拡散領域3の上に設けた絶縁膜を介して拡散領域3に対
向して設けた電極5で構成された蓄積容量部と、拡散領
域4と接続しワード線1及び電極らの上に設けた眉間絶
縁、膜を介して設けたデイジット線6とを有して冗長用
メモリセルを構成する。As shown in FIG. 1, a gate electrode 2 forming a part of a word line 1 and a diffusion region 3 provided in alignment with the gate electrode 2
.. 4; a storage capacitor section composed of a diffusion region 3 and an electrode 5 provided opposite to the diffusion region 3 via an insulating film provided on the diffusion region 3; and a storage capacitor portion connected to the diffusion region 4. A redundant memory cell is constituted by the word line 1, the glabellar insulation provided above the electrodes, and the digit line 6 provided through the film.
ここで、前記蓄積容量部は主メモ、リセルの8積容量部
に対してワード線側の幅が同一でデイジット線側の幅を
主メモリセルの拡散領域幅7よりも広げた構成で主メモ
リセルの蓄積容量よりも大きな蓄積容量を有する冗長用
メモリセルを有し、工程上で発生した欠陥による蓄積容
量の減少を低減することができる。Here, the storage capacitor section has the same width on the word line side as the 8-product capacitor section of the main memory and recell, and the width on the digit line side is wider than the width 7 of the diffusion region of the main memory cell. The redundant memory cell has a storage capacity larger than the storage capacity of the cell, and it is possible to reduce the reduction in storage capacity due to defects occurring during the process.
第2図は本発明の第2の実施例を説明するための冗長用
メモリセルのレイアウト図である。FIG. 2 is a layout diagram of a redundant memory cell for explaining a second embodiment of the present invention.
第2図に示すように、第1の実施例と同様にして形成し
た蓄積容量部が主メモリセルの蓄積容量部に対してデイ
ジット線側の幅が同一でワード線側の幅を主メモリセル
の拡散領域幅7よりも広げた構成を有する以外は第1の
実施例と同じ構成を有しており、同様に蓄積容量を大き
くして欠陥による影響を少くしている。As shown in FIG. 2, the storage capacitance section formed in the same manner as in the first embodiment has the same width on the digit line side as the storage capacitance section of the main memory cell, and the width on the word line side is the same as that of the storage capacitance section of the main memory cell. The second embodiment has the same structure as the first embodiment except that the width of the diffusion region is wider than 7, and similarly the storage capacity is increased to reduce the influence of defects.
以上説明したように本発明は、冗長用メモリセルの蓄積
容量を通常用いている主メモリセルの蓄積容量より大き
くすることにより、冗長用メモリセルの欠陥率を小さく
して冗長用メモリへの置換率をよくする効果を有する。As explained above, the present invention makes the storage capacity of the redundant memory cell larger than the storage capacity of the normally used main memory cell, thereby reducing the defect rate of the redundant memory cell and replacing it with the redundant memory. It has the effect of improving the ratio.
第1図及び第2図は本発明の第1及び第2の実施例を説
明するための冗長用メモリセルのレイアウト図、第3図
は冗長用メモリセルを含む半導体記憶装置のブロック図
、第4図は冗長用デコーダの回路図、第5図及び第6図
は冗長用メモリセルの未使用時及び使用時のデコーダ活
性化信号φの波形図である。
1・・・ワード線、2・・・ゲート線、3.4・・・拡
散領域、5・・・電極、9・・・デイジット線、7・・
・主メモリセルの拡散領域幅、11・・・主メモリセル
、12゜13・・・冗長用メモリセル、14・・・Xデ
コーダ、】5・・・Yデコーダ、16.17・・・冗長
用デコーダ、Vcc−電源電圧、AI 、 AH、A2
、 A2 。
・・・、 AI 、 AI 、・・・、A、、An・・
・アドレス信漸
!
テ
l、/Cr
声
ア1 and 2 are layout diagrams of redundant memory cells for explaining first and second embodiments of the present invention, FIG. 3 is a block diagram of a semiconductor memory device including redundant memory cells, and FIG. FIG. 4 is a circuit diagram of the redundant decoder, and FIGS. 5 and 6 are waveform diagrams of the decoder activation signal φ when the redundant memory cell is not used and when the redundant memory cell is used. DESCRIPTION OF SYMBOLS 1... Word line, 2... Gate line, 3.4... Diffusion region, 5... Electrode, 9... Digit line, 7...
・Diffusion region width of main memory cell, 11...Main memory cell, 12゜13...Redundancy memory cell, 14...X decoder, ]5...Y decoder, 16.17...Redundancy decoder, Vcc-power supply voltage, AI, AH, A2
, A2. ..., AI, AI, ..., A,, An...
・Address Shinzen! Tel, /Cr voice a
Claims (1)
の外側に配列された複数の冗長用メモリセルとを有する
半導体記憶装置において、前記冗長用メモリセルを構成
する情報蓄積用容量部の蓄積容量が、前記メモリセルを
構成する情報蓄積用容量部の蓄積容量よりも大きい容量
を有していることを特徴とする半導体記憶装置。In a semiconductor memory device having a plurality of memory cells arranged in rows and columns and a plurality of redundant memory cells arranged outside the memory cells, a storage capacity of an information storage capacitor forming the redundant memory cells. has a larger capacity than the storage capacity of the information storage capacitor section constituting the memory cell.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279726A JPH02125660A (en) | 1988-11-04 | 1988-11-04 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279726A JPH02125660A (en) | 1988-11-04 | 1988-11-04 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02125660A true JPH02125660A (en) | 1990-05-14 |
Family
ID=17615026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63279726A Pending JPH02125660A (en) | 1988-11-04 | 1988-11-04 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02125660A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0467669A (en) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | Semiconductor integrated circuit |
JPH06196656A (en) * | 1992-10-01 | 1994-07-15 | Nec Corp | Dynamic ram |
-
1988
- 1988-11-04 JP JP63279726A patent/JPH02125660A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0467669A (en) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | Semiconductor integrated circuit |
JPH06196656A (en) * | 1992-10-01 | 1994-07-15 | Nec Corp | Dynamic ram |
JPH0831573B2 (en) * | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | Dynamic RAM |
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