JPH02125518A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02125518A JPH02125518A JP63279715A JP27971588A JPH02125518A JP H02125518 A JPH02125518 A JP H02125518A JP 63279715 A JP63279715 A JP 63279715A JP 27971588 A JP27971588 A JP 27971588A JP H02125518 A JPH02125518 A JP H02125518A
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- JP
- Japan
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- control circuit
- buffer
- control
- signal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 abstract description 20
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に出力駆動回路を有
する半導体集積回路に関する。
する半導体集積回路に関する。
従来の半導体集積回路は、出力駆動回路としての出力バ
ッファの駆動能力は、使用するプロセス条件又は回路構
成により、−′m類に定められていた。
ッファの駆動能力は、使用するプロセス条件又は回路構
成により、−′m類に定められていた。
上述した従来の半導体集積回路は、出力バッファの駆動
能力が製造段階で固定されることになっているので、外
部に接続する負荷条件が変化した場合、出力バッファの
駆動能力との不均衡が生じ、その結果、外部に別に駆動
回路を接続しなければならないという欠点がある。
能力が製造段階で固定されることになっているので、外
部に接続する負荷条件が変化した場合、出力バッファの
駆動能力との不均衡が生じ、その結果、外部に別に駆動
回路を接続しなければならないという欠点がある。
本発明の半導体集積回路は、出力端子に並列に接続され
たn(n≧2の整数)個の出力駆動回路と、該出力駆動
回路のうちのi(1≦i≦n −1)個を制御信号にし
たがって活性化する制御回路とを含んで構成される。
たn(n≧2の整数)個の出力駆動回路と、該出力駆動
回路のうちのi(1≦i≦n −1)個を制御信号にし
たがって活性化する制御回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。
第1図に示すように、出力端子7に並列に接続された出
力バッファ3と出力バッファ6と、出力バッファ3に内
部回路からの出力の駆動信号1を伝達するプリバッファ
2と、駆動信号lと制御信号4とを入力し制御信号4の
レベルにしたがって駆動信号1を出カバ、ファ6へ伝達
する制御回路5とを含む。
力バッファ3と出力バッファ6と、出力バッファ3に内
部回路からの出力の駆動信号1を伝達するプリバッファ
2と、駆動信号lと制御信号4とを入力し制御信号4の
レベルにしたがって駆動信号1を出カバ、ファ6へ伝達
する制御回路5とを含む。
内部回路から出力された駆動信号lはプリバ。
ファ2と制御回路5に並列に入力され、プリバッファ2
に入力された駆動信号1は出力バッファ3を経由して出
力端子7に出力される。
に入力された駆動信号1は出力バッファ3を経由して出
力端子7に出力される。
一方、制御回路5は入力された駆動信号1を、別に制御
回路5に入力さパる制御信号4のレベル状態にしたがっ
て、次段の出力バッファ6に伝達するか否かを制御する
。
回路5に入力さパる制御信号4のレベル状態にしたがっ
て、次段の出力バッファ6に伝達するか否かを制御する
。
即ち、制御信号4が高レベルのときは、制御回路5は活
性化し、駆動信号lは出カバ、ファ6を経由して出力端
子7に伝達される。制御信号4が低レベルのときは、制
御回路5は非活性化し、出カバ、ファ6の出力は高抵抗
状態になる。
性化し、駆動信号lは出カバ、ファ6を経由して出力端
子7に伝達される。制御信号4が低レベルのときは、制
御回路5は非活性化し、出カバ、ファ6の出力は高抵抗
状態になる。
制御信号40レベルによシ、上記した2種類の状態を設
定できるため、制御回路5が活性化時は、出力端子7か
ら出力される信号の駆動能力は、出カバ、ファ3と出力
バッファ6との駆動能力を加えた値となり、制御回路5
が非活性時は、出力バッファ3のみの駆動能力となる。
定できるため、制御回路5が活性化時は、出力端子7か
ら出力される信号の駆動能力は、出カバ、ファ3と出力
バッファ6との駆動能力を加えた値となり、制御回路5
が非活性時は、出力バッファ3のみの駆動能力となる。
制御信号4は1個の制御信号によシ複数の出力バッファ
を制御することができ、又、制御信号4は外部からの入
力、あるいは、内部論理構成により生成することが可能
である。
を制御することができ、又、制御信号4は外部からの入
力、あるいは、内部論理構成により生成することが可能
である。
以上説明したように本発明は、−本の出力端子に対して
複数の駆動能力を設定できるので、半導体集積回路の外
部に接続される負荷榮件が複数存在しても、一種類の出
力駆動回路を使用でき、かつ、外部に接続する駆動回路
が不要になる効果がある。
複数の駆動能力を設定できるので、半導体集積回路の外
部に接続される負荷榮件が複数存在しても、一種類の出
力駆動回路を使用でき、かつ、外部に接続する駆動回路
が不要になる効果がある。
又、出力回路部にn個の出力バッファを配置し、制御信
号によりそのうちi個を活性化すれば、単位量カバ、フ
ァのi倍の駆動能力が得られ、更に、活性化する出カバ
、ファの個数を制御することによシ、必要以上の駆動能
力の発生を抑えて、ノイズの抑制及び消費電流の低減が
できる効果もある。
号によりそのうちi個を活性化すれば、単位量カバ、フ
ァのi倍の駆動能力が得られ、更に、活性化する出カバ
、ファの個数を制御することによシ、必要以上の駆動能
力の発生を抑えて、ノイズの抑制及び消費電流の低減が
できる効果もある。
第1図は本発明の一実施例の回路図である。
Claims (1)
- 出力端子に並列に接続されたn(n≧2の整数)個の出
力駆動回路と、該出力駆動回路のうちのi(1≦i≦n
−1)個を制御信号にしたがって活性化する制御回路と
を含むことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279715A JPH02125518A (ja) | 1988-11-04 | 1988-11-04 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279715A JPH02125518A (ja) | 1988-11-04 | 1988-11-04 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02125518A true JPH02125518A (ja) | 1990-05-14 |
Family
ID=17614873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63279715A Pending JPH02125518A (ja) | 1988-11-04 | 1988-11-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02125518A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0608615A2 (en) * | 1993-01-29 | 1994-08-03 | Advanced Micro Devices, Inc. | Clock driver circuits |
US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
US6495767B2 (en) | 2000-09-22 | 2002-12-17 | Sumitomo Wiring Systems, Ltd. | Grommet |
US6603078B2 (en) | 2000-09-22 | 2003-08-05 | Sumitomo Wiring Systems, Ltd. | Grommet |
US6685195B2 (en) | 2001-09-28 | 2004-02-03 | Sumitomo Wiring Systems, Ltd. | Grommet |
USRE38788E1 (en) | 1997-07-04 | 2005-09-06 | Sumitomo Wiring Systems, Ltd. | Grommet |
JP2007060072A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 出力バッファ回路 |
JP2007060073A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | デエンファシス機能を有する出力バッファ回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59158623A (ja) * | 1983-02-28 | 1984-09-08 | Matsushita Electric Works Ltd | Cmosバツフア回路 |
JPS6380622A (ja) * | 1986-09-24 | 1988-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1988
- 1988-11-04 JP JP63279715A patent/JPH02125518A/ja active Pending
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JP2007060072A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 出力バッファ回路 |
JP2007060073A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | デエンファシス機能を有する出力バッファ回路 |
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