JPH02116137A - Manufacture of semiconductor device and semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置忘よびその製造技術に関し、特に
高耐圧ＭＯＳデバイスに適用して有効な技術に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device and its manufacturing technology, and particularly to a technology that is effective when applied to high voltage MOS devices.
ゲート絶縁膜へのホットキャリヤ注入による特性の劣化
を防止する高耐圧ＭＯＳデバイス構造の一種として、Ｇ
ＯＬ Ｄ（Ｇａｔｅ−ｄｒａｉｎ ０ｖｅｒＬａｐｐ
ｅｄ Ｄｅｖｉｃｅ）構造が知られている。G
OL D (Gate-drain 0verLapp
ed Device) structure is known.
上記ＧＯＬＤ構造については、例えば「アイ・イー・デ
イ−・エム（Ｉ Ｅ ＤＭ） ／ ８７．”ＴＨＥ Ｉ
ＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０Ｖ
ＥＲＬＡＰＰＥＯＬ口Ｄ（ＧＯＬＤ） ＦＯＲ’ＤＥ
ＥＰ ＳＩＩＢＭＩＣＲＯＮ ＶＬＳＩｏＳ”ＪＰ３８
〜Ｐ４１１．：記載がある。Regarding the above GOLD structure, for example, "I E DM / 87." THE I
MPACT OF GATE-DRAIN 0V
ERLAPPEOL mouth D (GOLD) FOR'DE
EP SIIBMICRON VLSIoS”JP38
~P411. : There is a description.
上記ＧＯＬＤ構造は、ソース・ドレインとゲートとのオ
ーバーラツプ効果を積極的に利用するもので、■伝達コ
ンダクタンス（ｇｍ＞およびチャネル電流がＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ＞構造に比
べて増大する、■ドレイン電界が緩和され、ドレイン耐
圧およびホットキャリヤ耐性が向上する、などの効果が
得られることから、ＬＤＤ構造のＭＯＳデバイスではゲ
ート長０．８μｍが限界とされる５Ｖ電源電圧の使用が
、ゲート長０．５μｍ以下でも可能になる、とされてい
る。The above GOLD structure actively utilizes the overlap effect between the source/drain and the gate, and ■transfer conductance (gm>) and channel current are
(Lightly Doped Drain> The gate length is increased compared to the structure, ■ The drain electric field is relaxed, and the drain breakdown voltage and hot carrier resistance are improved.) Therefore, the gate length of 0.8 μm is It is said that it is possible to use a power supply voltage of 5V, which is considered to be the limit, even with a gate length of 0.5 μm or less.
上記ＧＯＬＤＩ造を備えたＭＯＳデバイスの製造工程に
おいては、ＬＤＤ構造の場合と同様、高濃度拡散層と配
線とを電気的に接続するため、高濃度拡散層上の眉間絶
縁膜を開孔してコンタクトホールを形成し、次いで、こ
のコンタクトホール内に配線用導電膜を被着する工程が
伴われる。In the manufacturing process of the MOS device with the above-mentioned GOLDI structure, in order to electrically connect the high concentration diffusion layer and the wiring, holes are formed in the glabella insulating film on the high concentration diffusion layer, as in the case of the LDD structure. The process involves forming a contact hole and then depositing a conductive film for wiring inside the contact hole.
その際、コンタクトホール内に被着された配線用導電膜
とゲートとの短絡を防止するため、コンタクトホールと
ゲートとの間に所定の距離を置く必要がある。この距離
は、コンタクトホール開孔用ホトレジストマスクのマス
ク合わせ余裕に対応し、設計ルールが同一である場合に
は、ＬＤＤ構造のＭＯＳデバイスとＧＯＬＤ構造のＭＯ
Ｓデバイスとで同一の値となる。At this time, in order to prevent a short circuit between the wiring conductive film deposited in the contact hole and the gate, it is necessary to leave a predetermined distance between the contact hole and the gate. This distance corresponds to the mask alignment margin of the photoresist mask for contact hole opening, and if the design rules are the same, an LDD structure MOS device and a GOLD structure MOS device
The value is the same for the S device.
ところが、上記ＧＯＬＤ構造は、ゲートの両端部を延在
してソース・ドレインの一部とオーバーラツプさせる構
造であるため、その実効ゲート長が同一般計ルールで作
成されたＬＤＤ構造の実効ゲート長と同じであっても、
物理的なゲート長は長くなる。すなわち、同一般計ルー
ルで作成されたＬＤＤ構造のＭＯＳデバイスとＧＯＬＤ
構造のＭＯＳデバイスとを比較すると、Ｃ，ＯＬＤ構造
のＭＯＳデバイスは、物理的なゲート長が長くなった分
、ゲートの中心からコンタクトホールまでの距離が長く
なる。従って、その分、高濃度拡散層の面積が大きくな
り、集積度が低下してしまうことになる。However, since the GOLD structure described above is a structure in which both ends of the gate extend to partially overlap the source and drain, its effective gate length is different from the effective gate length of the LDD structure created using the same general rule. Even if it is the same,
The physical gate length becomes longer. In other words, a MOS device with an LDD structure created using the same general rule and a GOLD
When compared with a MOS device having a C. Therefore, the area of the high concentration diffusion layer increases accordingly, and the degree of integration decreases.
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ＧＯＬＤ構造を備えたＭＯＳデバイス
の集積度を向上させることのできる技術を提供すること
にある。The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a technique that can improve the degree of integration of a MOS device having a GOLD structure.
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発・明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、請求項１記載の発明は、ＧＯＬＤ構造を備え
たＭＯＳデバイスを製造する際、半導体基板に形成され
た高濃度拡散層の表面に、ゲートの両端部よりも厚い膜
厚を有し、かつ、上記高濃度拡散層と同じ導電形からな
るエピタキシャル層を形成した後、上記エピタキシャル
層の上に被着された層間絶縁膜を開孔して上記エピタキ
シャル層に達するコンタクトホールを形成する半導体装
置の製造方法である。That is, the invention according to claim 1 provides that when manufacturing a MOS device with a GOLD structure, the surface of a highly doped diffusion layer formed on a semiconductor substrate has a film thickness thicker than both ends of a gate, and , a semiconductor device comprising: forming an epitaxial layer having the same conductivity type as the high concentration diffusion layer, and then opening an interlayer insulating film deposited on the epitaxial layer to form a contact hole reaching the epitaxial layer. This is the manufacturing method.
また、請求項２記載の発明は、ＧＯＬＤ構造を備えたＭ
ＯＳデバイスであって、コンタクトホールを介して配線
と接続された高濃度拡散層の高さが、ゲートの両端部よ
りも高くなっている半導体装置である。Further, the invention according to claim 2 provides an M with a GOLD structure.
The semiconductor device is an OS device in which the height of a highly doped diffusion layer connected to wiring through a contact hole is higher than both ends of a gate.
上記した手段によれば、コンタクトホールの底部がゲー
トの両端部よりも上方に位置するため、ゲートの中心か
らコンタクトホールまでの距離を同一般計ルールで作成
されたＬＤＤ構造のＭＯＳデバイスと同じにしても、コ
ンタクトホール内に被着された配線用導電膜とゲートと
が短絡する虞れはない。すなわち、Ｇ ＯＬ Ｄ４１１
のＭＯＳデバイスの集積度を同一般計ルールで作成され
たＬＤＤ構造のＭＯＳデバイスと同じにすることができ
る。According to the above method, since the bottom of the contact hole is located above both ends of the gate, the distance from the center of the gate to the contact hole is the same as that of an LDD structure MOS device created using the same general rule. However, there is no risk of short-circuiting between the wiring conductive film deposited in the contact hole and the gate. That is, GOL D411
The degree of integration of the MOS device can be made the same as that of the MOS device with the LDD structure created using the same general rule.
また、上記した手段によれば、コンタクトホールのアス
ペクト比が小さくなるため、配線用４電膜のステップカ
バレージを向上させることができる。Moreover, according to the above-described means, the aspect ratio of the contact hole is reduced, so that the step coverage of the four-electrode film for wiring can be improved.
第１図（ａ）〜（１）は、本発明の一実施例である半導
体装贋の製造方法を示す半導体基板の要部断面図である
。FIGS. 1(a) to 1(1) are sectional views of essential parts of a semiconductor substrate showing a method for manufacturing a semiconductor device that is an embodiment of the present invention.
以下、本実施例の半導体装置の製造方法を、その工程に
従って説明する。The method for manufacturing the semiconductor device of this embodiment will be explained below according to its steps.
まず、選択酸化法（ＬＯＣＯ３法）を用いて、例えばｐ
形シリコン単結晶からなる半導体基板１の主面に、例え
ばＳｉＯ２からなるフィールド絶縁膜２を形成し、続い
て、湿式酸化法を用いて基板１のトランジスタ形成領域
に、例えばＳｉｎ。First, using a selective oxidation method (LOCO3 method), for example, p
A field insulating film 2 made of, for example, SiO2 is formed on the main surface of a semiconductor substrate 1 made of single crystal silicon, and then a transistor formation region of the substrate 1 is coated with, for example, Si using a wet oxidation method.
からなるゲート絶縁膜３を形成する。A gate insulating film 3 is formed.
さらに、ＣＶＤ法を用いて、基板ｌの表面に第１のポリ
シリコン膜４を被着した後、基板１を熱酸化することに
よって、このポリシリコン膜４上に、例えば５〜ＩＯＡ
程度の薄い自然酸化膜（図示せず）を形成する（第１図
（ａ））。Furthermore, after a first polysilicon film 4 is deposited on the surface of the substrate 1 using the CVD method, the substrate 1 is thermally oxidized so that, for example, 5 to IOA
A somewhat thin native oxide film (not shown) is formed (FIG. 1(a)).
次に、ＣＶＤ法を用いて、基板ｌの表面に第２のポリシ
リコン膜５、ＳｉＯ２からなる酸化膜６を順次被着し、
酸化膜６をドライエツチングすることにより、後にゲー
トが形成される領域に酸化膜６を残す（第１図（ｂ））
。Next, using the CVD method, a second polysilicon film 5 and an oxide film 6 made of SiO2 are sequentially deposited on the surface of the substrate l,
By dry etching the oxide film 6, the oxide film 6 is left in the area where the gate will be formed later (FIG. 1(b)).
.
続いて、上記酸化膜６をマスクに用いて、第２のポリシ
リコン膜５をドライエツチングすることにより、酸化膜
６の下方にポリシリコン膜５からなるゲート７を形成す
る（第１図（Ｃ））。このとき、第１のポリシリコン膜
４の表面の自然酸化膜がエツチングストッパーとなるた
め、第１のポリシリコン膜４がドライエツチングされる
ことはない。Next, by dry etching the second polysilicon film 5 using the oxide film 6 as a mask, a gate 7 made of the polysilicon film 5 is formed below the oxide film 6 (see FIG. )). At this time, since the natural oxide film on the surface of the first polysilicon film 4 serves as an etching stopper, the first polysilicon film 4 is not dry etched.
また、ゲート７は、その側壁がサイドエツチングされる
ため、末広がりの形状となる。Further, since the side walls of the gate 7 are side-etched, the gate 7 has a shape that widens toward the end.
次に、基板１の表面にリン（Ｐ）イオンなどのｎ形不純
物イオンを打ち込み、ゲート７０両側に自己１合的にｎ
−形の低濃度拡散層８を形成する（第１図（イ））。Next, n-type impurity ions such as phosphorus (P) ions are implanted into the surface of the substrate 1, and self-combined n-type impurity ions such as phosphorus (P) ions are implanted into both sides of the gate 70.
--shaped low concentration diffusion layer 8 is formed (FIG. 1(a)).
続いて、ＣＶＤ法を用いて、基板１の表面に５ＩＯ２か
らなる酸化膜を被着し、この酸化膜を、例えば反応性イ
オンエツチング（ＲＩＥ）で加工することにより、ゲー
ト７の側壁にスペーサ９を形成する。その後、このスペ
ーサ９をマスクに用いて、第１のポリシリコン膜４をド
ライエツチングすることにより、スペーサ９およびゲー
ト７の下方にポリシリコン膜４を残す。このとき、ゲー
ト７の下方から両側に延びるポリシリコン膜４により、
ＧＯＬＤ構造に特有のオーバーラツプゲート１０が形成
される。Next, an oxide film made of 5IO2 is deposited on the surface of the substrate 1 using the CVD method, and this oxide film is processed, for example, by reactive ion etching (RIE) to form spacers 9 on the side walls of the gate 7. form. Thereafter, the first polysilicon film 4 is dry-etched using the spacer 9 as a mask, thereby leaving the polysilicon film 4 below the spacer 9 and the gate 7. At this time, due to the polysilicon film 4 extending from below the gate 7 to both sides,
An overlap gate 10, unique to the GOLD structure, is formed.
次に、このオーバーラツプゲート１０のオーバーラツプ
長を制御するため、基板１を、例えば８００℃程度の低
温でウェット酸化することにより、オーバーラツプゲー
トｌＯの先端に５ＥＬＯＣ３（ＳＥＬｅｃｔｉｖｅ ０
ｘｉｄｅ Ｃｏａｔｉｎｇ ｏｆ ５ｉｌｉｃｏｎ ｇ
ａｔｅ） ｅ化膜１１を形成する（第１図〔ｅ））。Next, in order to control the overlap length of the overlap gate 10, the substrate 1 is wet oxidized at a low temperature of, for example, about 800°C, so that 5ELOC3 (SELective 0
xide Coating of 5ilicon g
ate) An e-coated film 11 is formed (FIG. 1 [e)].
続いて、基板１の表面にヒ素（ΔＳ）イオンなどのｎ形
不純物イオンを打ち込み、スペーサ９の両側に自己整合
的にｎ１形の高濃度拡散層１２を形成する（第１図（ｆ
））。ここまでの工程は、ＧＯＬＤＩ造のＭｏＳデバイ
スの製造工程をそのまま利用することができる。Next, n-type impurity ions such as arsenic (ΔS) ions are implanted into the surface of the substrate 1, and n1-type high concentration diffusion layers 12 are formed in a self-aligned manner on both sides of the spacer 9 (see FIG. 1(f)).
)). For the steps up to this point, the manufacturing steps for MoS devices made by GOLDI can be used as they are.
次に、後の工程でコンタクトホールが開孔される領域の
ゲート絶縁膜３をエツチングで除去して高濃度拡散層１
２を露出させ、この高濃度拡散層１２の表面にシリコン
のエピタキシャル層１３を成長させる（第１図（鈴）。Next, the gate insulating film 3 in the area where the contact hole will be opened in a later process is removed by etching, and the high concentration diffusion layer 1 is removed.
2 is exposed, and a silicon epitaxial layer 13 is grown on the surface of this heavily doped diffusion layer 12 (see FIG. 1 (bell)).
このとき、ｎ形不純物を含む、例えばＡ ｓ ８３ な
どのガスを反応ガス中に混入することにより、エピタキ
シャル層１３中のｎ形不純物濃度を高濃度拡散層１２中
のｎ形不純物濃度とほぼ等しくする。また、エピタキシ
ャル層１３の膜厚は、少なくともオーバーラツプゲート
１０を構成する第１のポリシリコン膜４の膜厚よりも厚
いことを条件とする。At this time, by mixing a gas containing an n-type impurity, such as As 83, into the reaction gas, the n-type impurity concentration in the epitaxial layer 13 is made almost equal to the n-type impurity concentration in the high concentration diffusion layer 12. do. Further, the thickness of the epitaxial layer 13 is required to be at least thicker than the thickness of the first polysilicon film 4 constituting the overlap gate 10.
続いて、ＣＶＤ法を用いて、基板ｌの表面に、例えばＢ
Ｐ Ｓ Ｇ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ ５ｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）からなる層間絶縁膜１４を被着し
た後、ホトレジストマスク１５を用いてエピタキシャル
層１３に達するコンタクトホール１６を開孔する（第１
図Ｑ−０）。このとき、後の工程でコンタクトホール１
６内に被着される配線用導電膜とゲート７との短絡を防
止するため、コンタクトホール１６とゲート７との間に
、ホトレジストマスク１５のマスク合わせ余裕分の距離
を置く必要がある。Next, using the CVD method, for example, B is applied to the surface of the substrate l.
P S G (Boro Phospho 5ilic
After depositing an interlayer insulating film 14 made of ate glass), a contact hole 16 reaching the epitaxial layer 13 is opened using a photoresist mask 15 (a first
Figure Q-0). At this time, contact hole 1 will be
In order to prevent a short circuit between the wiring conductive film deposited in the wiring conductive film 6 and the gate 7, it is necessary to provide a distance corresponding to the mask alignment margin of the photoresist mask 15 between the contact hole 16 and the gate 7.
従来のＧＯＬＤ構造の場合は、オーバーラツプゲート１
０の端部からコンタクトホール１６までの距離がマスク
合わせ余裕分の距離であった。In the case of the conventional GOLD structure, overlap gate 1
The distance from the end of 0 to the contact hole 16 was the distance for the mask alignment margin.
方、ＬＤＤ構造の場合は、オーバーラツプゲート１０が
存在しないので、この距離は、ゲート７の端部からコン
タクトホール１６までの距離であった。このように、従
来のＧＯＬＤ構造は、同一般計ルールで作成されたＬＤ
Ｄ構造と比較すると、ゲート７の端部からオーバーラッ
プゲー）１０が延在している分、物理的なゲート長が長
くなるので、ゲート７の中心からコンタクトホール１６
までの距離が長くなっていた。すなわち、ＬＤＤ構造の
場合よりも、高濃度拡散層１２の面積を大きくしなけれ
ばならなかったため、集積度の低下が避けられなかった
。On the other hand, in the case of the LDD structure, since there is no overlap gate 10, this distance is the distance from the end of the gate 7 to the contact hole 16. In this way, the conventional GOLD structure is based on the LD created using the same general rule.
Compared to structure D, the physical gate length is longer because the overlap gate 10 extends from the edge of the gate 7, so the contact hole 16 extends from the center of the gate 7.
The distance was getting longer. That is, since the area of the heavily doped diffusion layer 12 had to be made larger than in the case of the LDD structure, a decrease in the degree of integration was unavoidable.
ところが、本実施例の場合は、コンタクトホール１６の
底部がオーバーラツプゲート１０よりも上方に位置して
いるため、オーバーラツプゲート１０の近傍にコンタク
トホール１６を開孔しても、コンタクトホール１６内に
被着される配線用導電膜とゲート７とが短絡する虞れは
ない。すなわち、ＬＤＤ構造と場合と同じく、ゲート７
の端部からコンタクトホール１６までの距離が、マスク
合わせ余裕として必要な距離となる。However, in the case of this embodiment, since the bottom of the contact hole 16 is located above the overlap gate 10, even if the contact hole 16 is opened in the vicinity of the overlap gate 10, the contact hole 16 is located above the overlap gate 10. There is no risk of short-circuiting between the wiring conductive film deposited within the wiring layer 16 and the gate 7. That is, as in the case of the LDD structure, the gate 7
The distance from the end of the contact hole 16 to the contact hole 16 is the distance required as a margin for mask alignment.
このように、本実施例のＧＯＬＤ構造によれば、ゲート
７の中心からコンタクトホール１６までの距離を、同一
般計ルールで作成されたＬＤＤ構造と同じにすることが
できるので、高濃度拡散層１２の面積も同じ大きさでよ
く、これにより、ＬＤＤ構造と同じ集積度を有するＧＯ
ＬＤ構造のＭＯＳデバイスが得られる。In this way, according to the GOLD structure of this example, the distance from the center of the gate 7 to the contact hole 16 can be made the same as that of the LDD structure created using the same general rule, so the high concentration diffusion layer The area of 12 may also be the same size, which allows the GO to have the same degree of integration as the LDD structure.
A MOS device with an LD structure is obtained.
最後に、スバフタ法を用いて、基板■の表面に、例えば
Ａβ−Ｃｕ−３ｉ合金からなる配線用導電膜を被着し、
この導電膜をドライエツチングで加工して配線１７を形
成することにより、ＧＯＬＤ構造のＭＯＳ−ＦＥＴが完
成する（第１図（ｌ〕）。Finally, a conductive film for wiring made of, for example, an Aβ-Cu-3i alloy is deposited on the surface of the substrate (2) using a subafuta method,
By processing this conductive film by dry etching to form wiring 17, a GOLD structure MOS-FET is completed (FIG. 1(l)).
なお、本実施例では、コンタクトホール１６の底部がオ
ーバーラツプゲート１０よりも上方に位置しているため
、コンタクトホールＩ６のアスペクト比（深さ／径）が
、従来のＬＤＤ構造やＧＯＬＤ構造の場合よりも小さく
なっている。その結果、コンタクトホール１６の内部に
被着される配線用導電膜のカバレージが向上するため、
配線１７の接続信頼性が向上する。In this embodiment, since the bottom of the contact hole 16 is located above the overlap gate 10, the aspect ratio (depth/diameter) of the contact hole I6 is different from that of the conventional LDD structure or GOLD structure. It is smaller than the case. As a result, the coverage of the wiring conductive film deposited inside the contact hole 16 is improved.
The connection reliability of the wiring 17 is improved.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。As above, the invention made by the present inventor has been specifically explained based on Examples, but it should be noted that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Not even.
前記実施例では、高濃度拡散層１２の表面にエピタキシ
ャル層１３を成長させる際、反応ガス中にｎ形不純物を
含むガスを反応ガス中に混入することにより、エピタキ
シャル層１３中のｎ形不純物濃度を高濃度拡散層１２中
のｎ形不純物濃度とほぼ等しくしたが、例えばエピタキ
シャル層１３を成長させた後、このエピタキシャル層１
３中にｎ形不純物のイオンを打ち込むことにより、エピ
タキシャル層１３中のｎ形不純物濃度を高濃度拡散層１
２中のｎ形不純物濃度とほぼ等しくすることもできる。In the embodiment described above, when growing the epitaxial layer 13 on the surface of the high concentration diffusion layer 12, the n-type impurity concentration in the epitaxial layer 13 is increased by mixing a gas containing an n-type impurity into the reaction gas. was made almost equal to the n-type impurity concentration in the high concentration diffusion layer 12, but for example, after growing the epitaxial layer 13, this epitaxial layer 1
By implanting n-type impurity ions into the epitaxial layer 13, the n-type impurity concentration in the epitaxial layer 13 is reduced to the high concentration diffusion layer 1.
It is also possible to make the n-type impurity concentration approximately equal to the n-type impurity concentration in 2.
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.
（１）、すなわち、ＭＯＳ−ＦＥＴのソース・ドレイン
を構成する拡散層が、低濃度拡散層と高濃度拡散層とか
らなり、かつ、ゲート両端部が、前記高濃度拡散層の端
部まで延在されてなる高耐圧ＭＯＳデバイス構造を備え
た半導体装置を製造する際、半導体基板に形成された高
濃度拡散層の表面に、前記ゲート両端部よりも厚い膜厚
を有し、かつ、前記高濃度拡散層と同じ導電形からなる
エピタキシャル層を形成した後、前記エピタキシャル層
の上に被着された層間絶縁膜を開孔して前記エピタキシ
ャル層に達するコンタクトホールを形成する請求項１記
載の製造方法によれば、ＧＯＬＤ構造のＭＯＳデバイス
の集積度を同一般計ルールで作成されたＬＤＤ構造のＭ
ＯＳデバイスと同じにすることができるので、その集積
度を向上させることができる。また、上記コンタクトホ
ールのアスペクト比が小さくなるため、このコンタクト
ホールを介して上記エピタキシャル層と接続される配線
の信頼性を向上させることができる。(1), that is, the diffusion layer constituting the source and drain of the MOS-FET consists of a low concentration diffusion layer and a high concentration diffusion layer, and both ends of the gate extend to the ends of the high concentration diffusion layer. When manufacturing a semiconductor device having a high breakdown voltage MOS device structure, the surface of a high concentration diffusion layer formed on a semiconductor substrate has a film thickness thicker than both ends of the gate, and the high concentration diffusion layer is 2. The method according to claim 1, wherein after forming an epitaxial layer having the same conductivity type as the concentration diffusion layer, a contact hole reaching the epitaxial layer is formed by opening an interlayer insulating film deposited on the epitaxial layer. According to the method, the degree of integration of a MOS device with a GOLD structure is determined by
Since it can be made the same as the OS device, its degree of integration can be improved. Furthermore, since the aspect ratio of the contact hole is reduced, the reliability of the wiring connected to the epitaxial layer through the contact hole can be improved.
〔２〕、さらに、ＭＯＳ−ＦＥＴのソース・ドレインを
構成する拡散層が、低濃度拡散層と高濃度拡散層とから
なり、かつ、ゲートの両端部が、前記高濃度拡散層の端
部まで延在されてなる高耐圧ＭＯＳデバイス構造を備え
、コンタクトホールを介して配線と接続された前記高濃
度拡散層の高さが、前記ゲートの両端部よりも高くなっ
ている請求項２記載の半導体装置によれば、前記と同様
の効果を得ることができる。[2] Furthermore, the diffusion layer constituting the source/drain of the MOS-FET consists of a low concentration diffusion layer and a high concentration diffusion layer, and both ends of the gate extend to the ends of the high concentration diffusion layer. 3. The semiconductor according to claim 2, comprising an extended high-voltage MOS device structure, wherein the height of the high concentration diffusion layer connected to wiring via a contact hole is higher than both ends of the gate. According to the device, effects similar to those described above can be obtained.
第１図（ａ）〜（１）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部断面図である。
１・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４．５・・・ポリシリコン膜、６・
・・酸化膜、７・・・ゲート、８・・・低１度拡散層、
９・・・スペーサ、１０・・・オーバーラツプゲート、
１１・・・５ＥＬＯＣ３酸化膜、１２・・・高濃度拡散
層、１３・・・エピタキシャル層、１４・・・層間絶縁
膜、１５・・・ホトレジストマスク、１６・・・コンタ
クトホール、１７・
・・配線。FIGS. 1(a) to 1(1) are sectional views of essential parts of a semiconductor substrate showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Field insulating film, 3...
...Gate insulating film, 4.5...Polysilicon film, 6.
... Oxide film, 7... Gate, 8... Low 1 degree diffusion layer,
9... Spacer, 10... Overlap gate,
11...5ELOC3 oxide film, 12...High concentration diffusion layer, 13...Epitaxial layer, 14...Interlayer insulating film, 15...Photoresist mask, 16...Contact hole, 17... wiring.
Claims (1)
層が、低濃度拡散層と高濃度拡散層とからなり、かつ、
ゲート両端部が、前記高濃度拡散層の端部まで延在され
てなる高耐圧ＭＯＳデバイス構造を満えた半導体装置の
製造方法であって、半導体基板に形成された高濃度拡散
層の表面に、前記ゲート両端部よりも厚い膜厚を有し、
かつ、前記高濃度拡散層と同じ導電形からなるエピタキ
シャル層を形成した後、前記エピタキシャル層の上に被
着された層間絶縁膜を開孔して前記エピタキシャル層に
達するコンタクトホールを形成する工程を含むことを特
徴とする半導体装置の製造方法。 ２、ＭＯＳ・ＦＥＴのソース・ドレインを構成する拡散
層が、低濃度拡散層と高濃度拡散層とからなり、かつ、
ゲート両端部が、前記高濃度拡散層の端部まで延在され
てなる高耐圧ＭＯＳデバイス構造を備えた半導体装置で
あって、コンタクトホールを介して配線と接続された前
記高濃度拡散層の高さが、前記ゲート両端部よりも高く
なっていることを特徴とする半導体装置。[Claims] 1. The diffusion layer constituting the source and drain of the MOS/FET consists of a low concentration diffusion layer and a high concentration diffusion layer, and
A method for manufacturing a semiconductor device having a high breakdown voltage MOS device structure in which both ends of the gate extend to the ends of the high concentration diffusion layer, the method comprising: on the surface of the high concentration diffusion layer formed on the semiconductor substrate; having a film thickness thicker than both ends of the gate,
and a step of forming an epitaxial layer having the same conductivity type as the high concentration diffusion layer, and then opening an interlayer insulating film deposited on the epitaxial layer to form a contact hole reaching the epitaxial layer. A method of manufacturing a semiconductor device, comprising: 2. The diffusion layer constituting the source/drain of the MOS/FET consists of a low concentration diffusion layer and a high concentration diffusion layer, and
A semiconductor device having a high breakdown voltage MOS device structure in which both ends of the gate extend to the ends of the high concentration diffusion layer, the high concentration diffusion layer being connected to a wiring via a contact hole. 1. A semiconductor device, wherein the height is higher than both ends of the gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26804088A JPH02116137A (en) | 1988-10-26 | 1988-10-26 | Manufacture of semiconductor device and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26804088A JPH02116137A (en) | 1988-10-26 | 1988-10-26 | Manufacture of semiconductor device and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116137A true JPH02116137A (en) | 1990-04-27 |
Family
ID=17453041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26804088A Pending JPH02116137A (en) | 1988-10-26 | 1988-10-26 | Manufacture of semiconductor device and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116137A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329755B1 (en) * | 1995-11-02 | 2002-11-07 | 주식회사 하이닉스반도체 | Method for forming selective epitaxial silicon layer |
| WO2008050747A1 (en) | 2006-10-26 | 2008-05-02 | Tsudakoma Kogyo Kabushikikaisha | Angle indexing device for machine tool |
-
1988
- 1988-10-26 JP JP26804088A patent/JPH02116137A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329755B1 (en) * | 1995-11-02 | 2002-11-07 | 주식회사 하이닉스반도체 | Method for forming selective epitaxial silicon layer |
| WO2008050747A1 (en) | 2006-10-26 | 2008-05-02 | Tsudakoma Kogyo Kabushikikaisha | Angle indexing device for machine tool |
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