JPH0227736A - Semiconductor device and its manufacture - Google Patents
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
星！上り丑里立艷
本発明は一枚石版の集積回路のための、自己整列された
半導体装置を形成するための技術に関する。さらに詳し
くいうと、本発明は接合部における漏洩が少なくて、ゲ
ート領域とソース領域ｌドレイン領域との間の短絡率の
低い、自己整列された金属酸化物の半導体を用いたフィ
ールド効果のあるトランジスター（ＭＯＳＦＥＴ ）を
形成するための方法に関する。この方法はゲートのエッ
ヂ上において、２つの誘電体の層を用いる。第一の層は
軽くドープ処理されたドレイン（ＬＤＤ ）構造を作る
のに用いられる側壁の酸化物を形成する。第２の層は続
いて形成された珪酸領域を高度にドープ処理された領域
から隔離するための延在したスペーサーとしての機能を
果たす。この技術は高密度の超大規模集積（ＶＬＳＩ
）回路に有益な、新規の二重スペーサーの自己整列形の
珪酸金属半導体（ＤＳＳ ＭＯＳ）を形成する。[Detailed description of the invention] Star! The present invention relates to techniques for forming self-aligned semiconductor devices for monolithic integrated circuits. More specifically, the present invention provides a field effect transistor using a self-aligned metal oxide semiconductor with low leakage at the junction and a low shorting rate between the gate region, source region, and drain region. (MOSFET). This method uses two layers of dielectric on the edges of the gate. The first layer forms the sidewall oxide used to create the lightly doped drain (LDD) structure. The second layer acts as an extended spacer to separate the subsequently formed silicic acid region from the highly doped region. This technology is a high-density, very large-scale integration (VLSI)
) Forms a novel double spacer self-aligned metal silicate semiconductor (DSS MOS) useful for circuits.
従来の 術 び発明が 決しよ゛とする問題点自己整列
技術は、その簡単なこと、また高密度の集積回路（ＩＣ
）装置を形成することができるという理由で、集積回路
及びそれが構成する装置、要素にとって好ましい技術で
ある。ウィリアム デイ−・ライデン他による米国特許
第４，４８６，９４３号はゲート電極と、重なりが零の
自己整列されたソース領域ｌドレイン領域とを有したＭ
ＯＳ ）ランシスターの製法を提案した。比較的厚い酸
化物の層が、多結晶珪素ゲートの頂部及び側部において
熱的に成長している。組み込みの間は、その厚い層はソ
ース領域ｌドレイン領域を画定するためのマスクとして
作用し、熱処理した後は、組み込まれた領域はゲート電
極に対してほぼ整列される。自己整列されたソース領域
とドレイン領域を画定するのにこれ以外のマスクの層は
不必要である。Problems faced by previous techniques and inventionsSelf-alignment technology is easy to use and has a high density of integrated circuits (ICs).
) is the preferred technology for integrated circuits and the devices and elements they constitute. U.S. Pat. No. 4,486,943 to William Day-Leyden et al. discloses an M with a gate electrode and self-aligned source and drain regions with zero overlap.
OS) proposed a method for producing Runsister. A relatively thick layer of oxide is thermally grown on the top and sides of the polysilicon gate. During integration, the thick layer acts as a mask to define the source and drain regions, and after heat treatment the integrated regions are approximately aligned with the gate electrode. No other mask layers are required to define the self-aligned source and drain regions.
装置の寸法が垂直方向にも水平方向にも減少するにつれ
て、多くの問題が、特に相互結合線のシート抵抗、及び
ソース領域ｌドレイン領域に対するシート抵抗が増加す
ることによる問題が生じてくる。抵抗が増加すると装置
の特性は大きく低下し、装置処理における重要な要因と
なる。この問題を解決するために研究者達は装置製造工
程の中へ耐火性の珪酸金属を組み込んだ。Ｊ、 Ｖａｃ
Ｓｃｉ。As device dimensions decrease both vertically and horizontally, many problems arise, particularly due to the increasing sheet resistance of interconnect lines and source/drain regions. As resistance increases, the properties of the device are significantly degraded and becomes an important factor in device processing. To solve this problem, researchers incorporated refractory metal silicate into the device manufacturing process. J, Vac.
Sci.
Ｔｅｃｈｎｏｌ、誌の１７ （４） （１９８０年７月
１８月号）の７７５ページから７９１ページにおけるニ
ス、ピー、ムラルカによる“集積回路のための耐火性珪
酸″を参照するとよい。See "Refractory Silicates for Integrated Circuits" by Niss, P. Muralka, Technol, 17(4) (July 18, 1980), pages 775-791.
ゲート段階においては、耐火性の珪酸金属は、珪素のゲ
ート装置の処理要求と共立することができるという理由
で、多くの注目を浴びてきた。電子装置に関するＩＥＥ
Ｅの議事録、１９７９年４月のＥＤ−２６、第４巻、３
６９ページ〜３７１ページにある、ビー、エル、クロウ
ダー他による“１ミクロンＭＯ８ＦＥＴ ＶＬＳＩ技術
−その７−金属珪酸相互結合技術−未来図″は、シート
抵抗を減少させるために、ＶＬＳＩ装置処理におけるゲ
ート相互結合のための従来の多結晶性珪素の代わりに、
珪酸と、多結晶性の珪素（ポリサイド）との組合わせを
記載している。ソース領域ｌドレイン領域に関しては、
ジエー、ニス、チャン他による米国特許第４，４７８，
６７９号は、ソース領域ｌドレイン領域上にバリヤ金属
を形成するための、自己整列処理を提案した。最初に表
面全体に酸化物の層が決着される。次に上方へ突出した
ゲート領域の側面を残して、前記層は除去される。その
後、表面上にバリヤ金属と有機材料の連続層が沈着され
る。バリヤ金属をすべて領域で露出させるために、へこ
んだソース領域とドレイン領域上を残して有機材料が除
去され、最終的に露出されたバリヤ金属と残余の有機材
料とを除去し、ソース領域とドレイン領域の表面上にの
みバリヤ金属を残すことになる。残念なことに、この方
法ではゲートとソースｌドレインとの抵抗を同時に低く
することができず、有機材料−を用いたのでバリヤ金属
を大きく汚染してしまうことがある。In the gate stage, refractory metal silicates have received much attention because they can be compatible with the processing requirements of silicon gate devices. IEE on electronic equipment
Minutes of E, April 1979 ED-26, Volume 4, 3
“1 Micron MO8FET VLSI Technology - Part 7 - Metal Silicate Interconnect Technology - Future Plan” by Bee, L., Crowder, et al., pages 69-371, discusses gate interconnection in VLSI device processing to reduce sheet resistance. Instead of traditional polycrystalline silicon for bonding,
A combination of silicic acid and polycrystalline silicon (polycide) is described. Regarding the source region and drain region,
U.S. Pat. No. 4,478 to Jie, Nis, Zhang, et al.
No. 679 proposed a self-aligned process for forming barrier metal over the source and drain regions. First a layer of oxide is deposited over the entire surface. The layer is then removed leaving the sides of the gate region projecting upwardly. Successive layers of barrier metal and organic material are then deposited over the surface. The organic material is removed leaving over the recessed source and drain regions to expose all areas of barrier metal, and finally the exposed barrier metal and remaining organic material is removed and the source and drain regions are removed. This will leave barrier metal only on the surface of the area. Unfortunately, this method cannot simultaneously lower the gate, source and drain resistances, and the use of organic materials may result in significant contamination of the barrier metal.
エイ、エフ、タツシエ、ジュニア、他による米国特許第
４，３８４，３０１号は、ソース領域ｌドレイン領域と
ゲート領域との同時的な珪酸化を示す、高特性の１ミク
ロン以下ＭＯ８ＦＥＴ装置の構造を開示した。珪酸のソ
ース領域とドレイン領域とはチャンネル領域を画定し、
ゲート電極のエッヂ上における絶縁層（スペンサー）に
よってゲートとは隔離される。このスペンサーは、最初
にゲート電極を含む構造物上に酸化物を成長あるいは沈
着させ、特定の深さにまで酸化物の中へアルゴンを取込
み、構造物を食刻して、ゲート電極領域のエッヂ上にの
み酸化物が残るようにすることによって形成される。食
刻剤は取込まれた領域を取込まれていない領域よりも速
い速度で食刻する。ゲートのエッヂにおける厚さの厚い
方の酸化物は、各種レベルの相互結合の間、またゲート
とソースとドレインとの間における絶縁破壊電圧を増大
させるといわれている。ソースとドレインとが形成され
た後に、装置上に金属とスパッタリング処理あるいは蒸
着させることにより、金属珪酸領域が同時に形成される
。この装置は高温で焼入れされ、金属を珪素と反応させ
て珪酸を形成させる。焼入れの後、珪素に対して露出さ
れていない金属が除去される。この方法は珪酸の自己整
列されたソースｌドレインとゲート技術の利用を示して
いる。U.S. Pat. No. 4,384,301 to A. F., Tatsushie, Jr., et al. describes a high performance submicron MO8FET device structure that exhibits simultaneous silicification of the source, drain and gate regions. Disclosed. The silicic acid source and drain regions define a channel region;
It is separated from the gate by an insulating layer (Spencer) on the edge of the gate electrode. The Spencer first grows or deposits an oxide over the structure containing the gate electrode, introduces argon into the oxide to a certain depth, and etches the structure to remove the edges of the gate electrode area. It is formed by leaving the oxide only on top. The etchant etches the incorporated areas at a faster rate than the unincorporated areas. The thicker oxide at the edges of the gate is said to increase the breakdown voltage between the various levels of interconnection and between the gate and source and drain. After the source and drain are formed, a metal silicate region is simultaneously formed by sputtering or vapor depositing metal on the device. The device is hardened at high temperatures to cause the metal to react with silicon to form silicic acid. After quenching, the metal not exposed to silicon is removed. This method demonstrates the use of silicic acid self-aligned source/drain and gate technology.
米国特許第４，３８４，３０１号は、ＭＯ８技術におけ
る自己整列や、ゲートとソースｌドレインとの低抵抗の
利点を示しているが、装置の大きさを適度に減少させる
ためには、もつと短いスペースともつと浅い接合部が必
要であるという理由から、多くの問題が依然として存在
している。もし側壁部の酸化物の長さを減少させるべき
であるとすると、珪酸化処理の間におけるゲート領域と
ソース領域ｌドレイン領域との融離は、珪素と金属とが
側壁部の酸化物に沿って横方向に拡散するという理由か
ら、極めて困難になる。この結果、ゲート領域とソース
領域ｌドレイン領域とは短くなるであろう。U.S. Pat. No. 4,384,301 shows the advantages of self-alignment and low gate-to-source/drain resistance in MO8 technology, but in order to reasonably reduce device size, Many problems still exist because of the short spacing and shallow joints required. If the length of the sidewall oxide is to be reduced, melting of the gate, source and drain regions during the silicate process will cause the silicon and metal to flow along the sidewall oxide. This becomes extremely difficult because of the lateral diffusion. As a result, the gate region, source region and drain region will be shorter.
スペーサーの長さの限度は、金属と珪素との反応温度、
及び沈着された金属層の厚さに依存することが理解でき
るであろう。The limit on the length of the spacer is determined by the reaction temperature between metal and silicon.
It will be appreciated that this depends on the thickness of the metal layer deposited and the thickness of the deposited metal layer.
この問題は、ゲート領域とソース領域ｌドレイン領域を
自己整列された珪酸化物によるＬＤＤ構造を用いたＭＯ
８装置の場合には特に厳しい。もし米国特許第４，３８
４，３０１号に記載されたスペーサーを用いると、珪素
のイオン取込みによって誘起された損傷が、珪酸のゲー
ト領域及びソース領域／ドレイン領域における高い応力
と一緒になって、スペーサーの近く及びその下において
重大な損傷が誘起されるであろう。この結果、接合部の
漏洩は大きくなり、そのような装置を用いている装置や
回路における静電放電（ＥＳＤ）保護が低下するであろ
う。This problem can be solved by using an LDD structure in which the gate region, source region, and drain region are made of self-aligned silicate.
This is particularly severe in the case of 8 devices. If U.S. Patent No. 4,38
With the spacer described in No. 4,301, damage induced by silicon ion uptake, combined with high stresses in the silicic gate and source/drain regions, can cause damage near and below the spacer. Serious damage will be induced. This will result in increased junction leakage and reduced electrostatic discharge (ESD) protection in equipment and circuits using such devices.
問題点を 決するための
本発明によると、前述してきた問題点は、独特の二重ス
ペーサー構造を用いることによって解決できるというこ
とがわかっている。ＬＤＤ構造を形成する前に、ゲート
のエッヂ上に側壁部酸化物の第１層が沈着される。ＬＤ
Ｄが形成されると、スペーサーは側壁部酸化物の第２層
を付加することによって拡大される。その後で、自己整
列の珪酸技術を用いて、ゲート領域とソース領域ｌドレ
イン領域が形成される。側壁部酸化物が拡大されること
によって、ゲート領域とソース領域ｌドレイン領域との
間の短絡の傾向は少なくなり、珪酸層の応力による損傷
は少なくなり、珪酸化されたゲート領域とソース領域ｌ
ドレイン領域との間の距離は増大する。結果として、接
合部の漏洩の少ない、ゲートからソースｌドレインへの
短絡の比率の少ない、ＥＳＤ保護の大きなＭＯ８装置が
形成される。According to the present invention, it has been found that the problems described above can be overcome by using a unique dual spacer structure. Before forming the LDD structure, a first layer of sidewall oxide is deposited on the edges of the gate. L.D.
Once D is formed, the spacer is enlarged by adding a second layer of sidewall oxide. Thereafter, the gate, source and drain regions are formed using self-aligned silica techniques. Due to the enlarged sidewall oxide, there is less tendency for shorting between the gate and source/drain regions, less stress damage to the silicate layer, and less silicate gate and source/drain regions.
The distance between the drain region and the drain region increases. The result is a MO8 device with low junction leakage, low gate-to-source/drain short-circuit ratio, and high ESD protection.
本発明は、接合部の漏洩が少なく、ゲートからソースｌ
ドレインへの短絡の比率の低い自己整列された装置を形
成する方法に関する。主な特徴は、ゲート電極からソー
スｌドレイン領域を隔離して、それによって接合部の漏
洩を減少させ、ＥＳＤ保護を改良するために、二重ある
いは多重の誘電体を有した拡張された側壁部の酸化物を
用いている点にある。The present invention has low junction leakage and a gate to source l
A method of forming a self-aligned device with a low short-to-drain ratio. The main feature is extended sidewalls with double or multiple dielectrics to isolate the source/drain region from the gate electrode, thereby reducing junction leakage and improving ESD protection. The point is that it uses oxides of
簡単にいうと、この方法は次の段階からなるー。Briefly, this method consists of the following steps:
１、ゲート電極が画定された後で、装置上に誘電体の層
が沈着され、ゲートのエッヂにおいて側壁部の酸化物を
残して非等方的に食刻される。この側壁部の酸化物が所
定位置に位置されると、軽くドープ処理されたドレイン
（ＬＤＤ）構造が形成される。1. After the gate electrode is defined, a layer of dielectric is deposited over the device and etched anisotropically leaving sidewall oxide at the edges of the gate. Once this sidewall oxide is in place, a lightly doped drain (LDD) structure is formed.
２）前述ＬＤＤ構造の表面上に誘電体の第２層が沈着さ
れる。この層は、ソース／ドレインと上部ゲート領域上
の珪素が露出するまで、非等方的に食刻される。この層
の非等方的な食刻によって、ゲートのエッヂ上に第２層
の誘電体が残り、側壁部の幅を拡大させる。2) A second layer of dielectric is deposited on the surface of the LDD structure. This layer is etched anisotropically until the silicon over the source/drain and top gate regions is exposed. The anisotropic etching of this layer leaves a second layer of dielectric on the edges of the gate, increasing the width of the sidewalls.
３、洗浄の後、ウェハーの全表面上に適当な金属層が沈
着あるいは蒸着され、熱処理される。この金属はゲート
領域とソース領域ｌドレイン領域との上の露出された珪
素領域と反応し、珪酸を形成する。フィールド部の酸化
物と側壁部の誘電体上に沈着した金属は珪素と未反応の
ままで残り、選択的な湿式食刻によって除去される。珪
酸領域はゲート電極に対して自己整列され、このように
して最終的な二重スペーサーの珪酸ＭＯ８構造が形成さ
れる。3. After cleaning, a suitable metal layer is deposited or evaporated over the entire surface of the wafer and heat treated. This metal reacts with the exposed silicon regions over the gate and source/drain regions to form silicic acid. The metal deposited on the field oxide and sidewall dielectric remains unreacted with the silicon and is removed by selective wet etching. The silicic acid region is self-aligned to the gate electrode, thus forming the final double spacer silicic MO8 structure.
本発明のスペーサーを作るのに用いられる誘電体の層は
、好ましくは二酸化珪素あるいは窒化珪素であり、その
ような層は従来の技術によって沈着あるいは成長される
。The dielectric layer used to make the spacer of the present invention is preferably silicon dioxide or silicon nitride, and such layers are deposited or grown by conventional techniques.
珪酸は各種の金属を珪素と反応させることによって形成
されるが、これらの内で好ましいのはプラチナ、チタン
、モリブデンである。既知のスパッタリング法や蒸着法
が用いられる。Silicic acid is formed by reacting various metals with silicon, but preferred among these are platinum, titanium, and molybdenum. Known sputtering methods and vapor deposition methods are used.
本発明の半導体に採用されているスペーサーに関する最
適な寸法は、特定の使用目的に依存する。第１スペーサ
ーの長さはゲート領域と軽くドープ処理されたソース領
域及びドレイン領域との間に必要とされる距離に依存す
る。二重スペーサーの長さは、ゲート領域とソース領域
ｌドレイン領域との間の短絡を防ぐのに十分な長さでな
ければならず、好ましくは、ソース領域とドレイン領域
の接合部の深さの８０％に等しいかあるいはそれより大
きい。The optimal dimensions for the spacers employed in the semiconductors of the present invention depend on the particular application. The length of the first spacer depends on the distance required between the gate region and the lightly doped source and drain regions. The length of the double spacer must be long enough to prevent shorting between the gate and source/drain regions, and is preferably as long as the depth of the source/drain junction. Equal to or greater than 80%.
大施皿
本発明を考察する前に、第１図に示した従来技術による
ＭＯ８構造を参照する。半導体材料１０の中でソース領
域１２とドレイン領域１３とは分散されている。トラン
ジスターがそれぞれｎチャンネルのトランジスターか、
Ｐチャンネルのトランジスターかによって、ソース１２
とドレイン１３はｎ十材料あるいはＰ十材料であっても
よく、また半導体材料１０はＰ−材料あるいはｎ−材料
であってもよい。フィールドにおける酸化物領域１１が
ソース１２とドレイン１３の外周を取囲み、それらを集
積回路の隣接要素から電気的に隔離あるいは絶縁してい
る。ｎチャンネルのトランジスターに関していうと、フ
イールドの酸化物１１の下における領域Ｐ−１４はチャ
ンネルストッパとして作用する。Before considering the present invention, reference is made to the prior art MO8 structure shown in FIG. Source region 12 and drain region 13 are distributed within semiconductor material 10 . Is each transistor an n-channel transistor?
Source 12 depending on whether it is a P-channel transistor or not.
The and drain 13 may be an n0 material or a P0 material, and the semiconductor material 10 may be a P- material or an n- material. An oxide region 11 in the field surrounds the source 12 and drain 13 and electrically isolates or insulates them from adjacent elements of the integrated circuit. For an n-channel transistor, the region P-14 under field oxide 11 acts as a channel stop.
基層１０上における二酸化珪素の誘電体の薄層は、トラ
ンジスターのゲート誘電体１５を形成している。前記ゲ
ート誘電体１５上における多結晶性の珪素の導電片１６
が、トランジスターのゲート電極１６を形成している。A thin layer of silicon dioxide dielectric on the base layer 10 forms the gate dielectric 15 of the transistor. a polycrystalline silicon conductive strip 16 on the gate dielectric 15;
forms the gate electrode 16 of the transistor.
ｎチャンネルのトランジスターに関していうと、１対の
ｎ−ソース領域１７とｎ−ドレイン領域１８は、ソース
領域１２とドレイン領域１３とを形成する前に、ゲート
電極１６によって画定される。基層１０の上には、スペ
ーサーあるいは側壁となる１対の二酸化珪素の絶縁領域
１９が形成され、これらはゲート酸化物１５と、導電性
のある多結晶性の珪素ゲート１６との端部と結合してい
る。各々の絶縁領域１９は軽くドープ処理した領域１７
．１８の１つと重なり、またドープ処理された領域１２
．１３の１つと部分的に重なっている。ｎ領域１７、１
８の長さは絶縁層１９の長さによって制御され、さらに
前記絶縁層の長さは酸化物の最初の厚さに依存している
。米国特許第４，３８４，３０１号で述べているように
、酸化物の最初の厚さは１０００から５０００オングス
トロームの範囲内であり、最終的なスペーサーの長さは
４００から２０００オングストロームの範囲内である。For an n-channel transistor, a pair of n-source regions 17 and n-drain regions 18 are defined by gate electrode 16 prior to forming source region 12 and drain region 13. A pair of spacer or sidewall silicon dioxide insulating regions 19 are formed over the base layer 10 and bond to the edges of the gate oxide 15 and the conductive polycrystalline silicon gate 16. are doing. Each insulating region 19 is a lightly doped region 17
．． 18 and also doped region 12
．． It partially overlaps with one of the 13. n area 17, 1
The length of 8 is controlled by the length of the insulating layer 19, which in turn depends on the initial thickness of the oxide. As stated in U.S. Pat. No. 4,384,301, the initial thickness of the oxide is in the range of 1000 to 5000 angstroms and the final spacer length is in the range of 400 to 2000 angstroms. be.
プラチナ珪酸あるいはチタン珪酸のような金属珪酸の領
域２０がソース領域１２とドレイン領域１３に位置して
おり、その１つのエッヂは１つの絶、縁領域１９のエッ
ヂと合致している。多結晶性の珪素ゲート電極１６の表
面に珪酸領域２１が位置している。前述したソース領域
１２とドレイン領域１３における珪酸領域２０は、ゲー
ト電極１６における珪酸領域２１に関して自己整列され
、スペーサー１９によってそれらから隔離されている。A region 20 of a metal silicate, such as platinum silicate or titanium silicate, is located in the source region 12 and drain region 13, one edge of which coincides with the edge of one insulating region 19. A silicic acid region 21 is located on the surface of polycrystalline silicon gate electrode 16 . The aforementioned silicic acid regions 20 in the source region 12 and drain region 13 are self-aligned with respect to the silicic acid region 21 in the gate electrode 16 and separated therefrom by spacers 19 .
従って、第１図に示したような従来技術におけるＬＤＤ
特性を備えた自己整列された珪酸のＭＯ８構造の１つの
特徴は、ゲート電極１６上の珪酸領域２１と、ソース領
域１２とドレイン領域１３上の珪酸領域２０との間の水
平方向の長さが、スペーサー１９の長さによって制御さ
れるという点にある。さらに、ｎ−領域１７．１８の長
さも、スペーサー１９の長さによって制御される。Therefore, the LDD in the prior art as shown in FIG.
One feature of the self-aligned silicic acid MO8 structure is that the horizontal length between the silicic acid region 21 on the gate electrode 16 and the silicic acid region 20 on the source region 12 and drain region 13 is , is controlled by the length of the spacer 19. Additionally, the length of n-region 17.18 is also controlled by the length of spacer 19.
第２図から第６図までは、本発明の方法及び装置を示し
ている。これらの図においても、共通の要素を表わすた
めに、第１図におけると同様の番号を用いている。2 through 6 illustrate the method and apparatus of the present invention. The same numbers as in FIG. 1 are used in these figures to represent common elements.
第２図は、スペーサーをマスクとして用いて形成された
ＬＤＤ構造を示した浅い接合のＭＯＳ ）ランシスター
を示している。酸化物のスペーサー１９はゲート電極１
６をソース領域１２とドレイン領域１３とから隔離して
、ＬＤＤ構造を画定する作用を果す。前記酸化物のスペ
ーサー１９は従来からマスクなしで形成され、最初に、
ウェハーの全表面上に５００から３０００オングストロ
ームの範囲の厚さの酸化物層を沈着あるいは成長させ、
次に、ソース領域１２）ドレイン領域１３、及びゲート
電極１６の表面上に、５０から３００オングストローム
の範囲の厚さの酸化物の薄層のみが残るまで（図示せず
）、前記層を非等方的に食刻することによって形成され
る。その結果としてゲートのエッヂ上には、３００から
２５００オングストロームの範囲の厚さを有したスペー
サー１９が形成される。当業界ではよく知られているよ
うに、非等方的な食刻を行うのに、フレオンと酸素のプ
ラズマによる活性イオン食刻（ＲＩＥ ）装置が用いら
れる。ソース領域１２とドレイン領域１３との表面にお
ける残りの酸化物の薄層は、ソース領域１２とドレイン
領域１３において誘起されるイオン注入による損傷を減
少させる役割を果す。FIG. 2 shows a shallow junction MOS transistor showing an LDD structure formed using a spacer as a mask. Oxide spacer 19 is connected to gate electrode 1
6 from the source region 12 and drain region 13 to define the LDD structure. The oxide spacer 19 is conventionally formed without a mask, first by
depositing or growing an oxide layer on the entire surface of the wafer to a thickness ranging from 500 to 3000 angstroms;
The layers are then unequal until only a thin layer of oxide with a thickness in the range of 50 to 300 angstroms (not shown) remains on the surfaces of the source region 12) drain region 13, and gate electrode 16. Formed by directional etching. As a result, a spacer 19 is formed on the edge of the gate with a thickness in the range of 300 to 2500 angstroms. As is well known in the art, Freon and oxygen plasma activated ion etching (RIE) equipment is used to perform anisotropic etching. The remaining thin layer of oxide on the surfaces of the source region 12 and drain region 13 serves to reduce ion implantation induced damage in the source region 12 and drain region 13.
第３図は、第２の誘電体層２２を付加した後のＭＯＳ
）ランシスターの断面図である。前記誘電体層２２は、
低圧化学蒸着（ＬＰＣＶＤ）あるいはプラズマ強化化学
蒸着（ＰＥＣＶＤ ）によって、１０００から５０００
オングストロームの範囲の厚さに沈着される。次に前記
誘電体層２２は、ソース領域１２）ドレイン領域１３、
及びゲート電極領域１６において珪素領域が露出するま
で、フレオンと酸素のプラズマによるＲＩＥ装置を用い
ることによって、非等方的に食刻される。第４図に示し
たように、スペーサー１９の表面上には１対の側壁状の
誘電体層２２）即ち、第２スペーサーのみが残る。これ
らは５００から４０００オングストロームの厚さを有し
ている。FIG. 3 shows the MOS after adding the second dielectric layer 22.
) is a cross-sectional view of a run sister. The dielectric layer 22 is
1000 to 5000 by low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PECVD).
Deposited to a thickness in the angstrom range. Next, the dielectric layer 22 includes a source region 12) a drain region 13,
Then, the gate electrode region 16 is anisotropically etched by using an RIE apparatus using Freon and oxygen plasma until the silicon region is exposed. As shown in FIG. 4, only a pair of sidewall dielectric layers 22), ie, the second spacer, remain on the surface of the spacer 19. These have a thickness of 500 to 4000 angstroms.
露出した珪素領域上に天然の酸化物が全く残らないよう
にウェハーを洗浄した後に、第５図に示したように、ウ
ェハーの表面上にチタンのような金属層が、スパッタリ
ング、蒸着、あるいは化学蒸着（ＣｖＤ）によって、１
００カラ１０００オンクストロームの厚さにまで沈着さ
れる。プラチナ、コバルト、タングステンのような他の
金属を用いてもよい。このウェハーは次に、窒素雰囲気
の中で約３０分間、摂氏６００度から６７５度、好まし
くは６５０度において焼入れされ、珪酸領域２４．２５
が形成される。その表面は次に湿式食刻剤（アンモニア
水：過酸化水素：水：１：１：５）で処理され、窒化チ
タンと未反応のチタンとが除去される。After cleaning the wafer so that no native oxide remains on the exposed silicon areas, a layer of metal such as titanium is deposited on the surface of the wafer by sputtering, evaporation, or chemical deposition, as shown in FIG. By vapor deposition (CvD), 1
00 color is deposited to a thickness of 1000 angstroms. Other metals such as platinum, cobalt and tungsten may also be used. The wafer is then quenched at 600 to 675 degrees Celsius, preferably 650 degrees Celsius, for about 30 minutes in a nitrogen atmosphere to reduce the silicate area to 24.25 degrees.
is formed. The surface is then treated with a wet etchant (ammonia water: hydrogen peroxide: water: 1:1:5) to remove titanium nitride and unreacted titanium.
第６図に示したような最終構造においては、層２４．２
５はソース領域、ドレイン領域、及びゲート領域におけ
る珪酸層を示している。In the final structure as shown in FIG.
5 indicates a silicic acid layer in the source region, drain region, and gate region.
要約的にいうと、本発明によると、第１スペーサーはＮ
チャンネルのＭＯＳ ）ランシスターにおけるＬＤＤ構
造を最適的に画定するために、ゲート電極領域１６と、
ソース領域１２と、ドレイン領域１３とを隔離するため
に用いられ、第２スペーサーは、ゲート電極領域とソー
ス領域ｌドレイン領域とが短絡するのを防ぐために、珪
酸領域を最適的に画定するために用いられることがわか
るであろう。結果的に、ｎ−領域の長さと、珪酸のゲー
ト電極とソース領域ｌドレイン領域との間の長さとは独
立的に制御することができる。２つのスペーサーの下で
の横方向の分散領域の長さは、ソース領域あるいはドレ
イン領域の接合深さに等しいか、あるいはそれより長く
作ることができ、それによって接合部の漏洩、ゲートと
ソース領域ｌドレイン領域との短絡、低いＥＳＤ保護、
単一スペーサーを用いた場合の従来技術の自己整列され
た珪酸ＭＯ８構造に固有の問題、を防ぐことができる。In summary, according to the invention, the first spacer is N
MOS of the channel) In order to optimally define the LDD structure in the run sister, the gate electrode region 16 and
The second spacer is used to isolate the source region 12 and the drain region 13, and the second spacer is used to optimally define the silicic acid region in order to prevent the gate electrode region and the source region/drain region from shorting. You will find it used. As a result, the length of the n-region and the length between the silicic gate electrode and the source/drain region can be controlled independently. The length of the lateral dispersion region under the two spacers can be made equal to or longer than the junction depth of the source or drain region, thereby reducing junction leakage, gate and source regions. l Short to drain region, low ESD protection,
Problems inherent in prior art self-aligned silicic acid MO8 structures when using a single spacer can be avoided.
例１− 合部漏ｉの比較
チャンネルを組込んだ構造におけるＰ＋とｎ−の接合部
における漏洩が減少したことを説明するために、単一ス
ペーサーと二重スペーサーの珪酸半導体を比較したが、
後者は本発明によるものであった。９個のダイオードを
一７■の電圧で、ＨＰ４１４ＯＢ計を用いて試験した。Example 1 - Joint Leakage Comparison To illustrate the reduced leakage at the P+ and n- junction in structures incorporating channels, we compared single-spacer and double-spacer silicate semiconductors.
The latter was according to the invention. Nine diodes were tested at a voltage of 17 cm using an HP414OB meter.
正方形構造と指形構造とを試験した正方形構造の面積及
び周辺長さはそれぞれ９００００平方ミクロン、１２０
０ミクロンで、指形構造のそれらは、それぞれ、７４１
００平方ミクロン、１０９２０ミクロンである。結果は
次の表の通りである。The area and perimeter of the square structure and finger-shaped structure tested were 90,000 square microns and 120 microns, respectively.
0 micron and finger-shaped structures, each of which has a diameter of 741
00 square microns, 10920 microns. The results are shown in the table below.
五二上
単一スペーサー珪酸
Ｐ＋Ｎ−チャンネル
シ温 指形
２Ｅ−１０３，５Ｅ−１０
２，９Ｅ−１２７，９Ｅ−０４
２，２Ｅ−１０１，０Ｅ−０３
２，６Ｅ−１１４，８Ｅ−１１
２，７Ｅ−０７３，２Ｅ−０７
６，９Ｅ−０９３，７Ｅ−０７
７，０Ｅ−１１９，８Ｅ−１０
１，４Ｅ−０８２，６Ｅ−０８
３，８Ｅ−０７１，９Ｅ−０６
二重スペーサー珪酵
Ｐ＋Ｎ−チャンネル
皿亙髭 翫−髭
３．１Ｅ−１２２，８Ｅ−１１
４，３Ｅ−１２２，７Ｅ−１１
２，８Ｅ−１２１，８Ｅ−１１
２，８Ｅ−１２２，０Ｅ−１１
３，１Ｅ−１２３，０Ｅ−１１
４，１Ｅ−１２１，８Ｅ−１０
３，６Ｅ−１２２，１Ｆ−１１
４，３Ｅ−１２２，２Ｅ−１１
３，９Ｅ−１２２，１Ｅ−１１
上のデータは、各々のケース及び全てのケースにおいて
、接合部漏洩が二重スペーサーの珪酸構造と本発明の方
法を用いることによってかなり減少したことを示してい
る。このことは濃密包装の半導体装置の場合には特に重
要である。52 single spacer silicic acid P+N-channel temperature finger shape 2E-103, 5E-10 2, 9E-127, 9E-04 2, 2E-101, 0E-03 2, 6E-114, 8E-11 2, 7E-073,2E-07 6,9E-093,7E-07 7,0E-119,8E-10 1,4E-082,6E-08 3,8E-071,9E-06 Double spacer silicate P+N- Channel plate height 3.1E-122, 8E-11 4, 3E-122, 7E-11 2, 8E-121, 8E-11 2, 8E-122, 0E-11 3, 1E-123, 0E -11 4,1E-121,8E-10 3,6E-122,1F-11 4,3E-122,2E-11 3,9E-122,1E-11 The above data is for each case and all cases. show that joint leakage is significantly reduced by using the dual spacer silicic acid structure and the method of the present invention. This is particularly important in the case of densely packaged semiconductor devices.
例−２橋絡比較
橋絡の比率が減少したことを示すために、単一スペーサ
ー構造と二重スペーサー構造とＨＰ ４０６２計を用い
て比較し、１マイクロアンペアの電流で２つの珪酸の多
珪素ライン間の電圧を測定した。第１スペーサーと第２
スペーサーの厚さ、測定時間、及びチタンの珪酸層の厚
さを設定する。もし電圧が１０ボルト以下ならば、その
構造は“橋絡シていると考えられる。結果は次の表の通
りである。Example 2 Bridging Comparison To show that the rate of bridging is reduced, a single spacer structure and a double spacer structure are compared using an HP 4062 meter, and two silicic acid polysilicon cells at a current of 1 microampere are The voltage between the lines was measured. 1st spacer and 2nd spacer
Set the spacer thickness, measurement time, and titanium silicate layer thickness. If the voltage is less than 10 volts, the structure is considered "bridged". The results are shown in the following table.
第１スペーサー
３５００オングストローム
３５００オングストローム
３５００オングストローム
３５００オングストローム
２０００オングストローム
２０００オングストローム
１５００オングストローム
１５００オングストローム
１５００オングストローム
１５００オングストローム
１５００オングストローム
１５００オングストローム
Ｎ＋
１２０分
１２０分
１２０分
１２０分
６０分
６０分
３０分
３０分
３０分
３０分
３０分
３０分
表−２
策又五二二二二
Ｏオングストローム
３５００オングストローム
Ｏオングストローム
３５００オングストローム
θオングストローム
３５００オングストローム
θオングストローム
３５００オングストローム
０オングストローム
３５００オングストローム
０オングストローム
３５００オングストローム
Ｐ＋
４５分
４５分
４５分
４５分
２５分
２５分
１５分
１５分
１５分
１５分
１５分
１５分
チタン厚さ
３００オングストローム
３００オングストローム
５００オングストローム
５００オングストローム
５００オングストローム
５００オングストローム
３００オングストローム
３００オングストローム
５００オングストローム
５００オングストローム
７００オングストローム
７００オングストローム
翌泣
３６．７％
３．３％
６０％
０％
９０％
３．３％
１００％
０％
９３．３％
６０％
１００％
８３．３％
上のデータは、本発明による二重スペーサーの珪酸法を
用いた場合には橋絡の比率がはっきりと減少することを
示している。これらの結果は特に顕著であり、濃密に包
装された半導体装置の形成を容易にする。First spacer 3500 angstroms 3500 angstroms 3500 angstroms 3500 angstroms 2000 angstroms 2000 angstroms 1500 angstroms 1500 angstroms 1500 angstroms 1500 angstroms 1500 angstroms 1500 angstroms N+ 120 minutes 120 minutes 120 minutes 120 minutes 60 minutes 60 minutes 30 minutes 30 minutes 30 minutes 30 minutes 30 minutes 30 minute table-2 Takumata 52222 O angstrom 3500 angstrom O angstrom 3500 angstrom θ angstrom 3500 angstrom θ angstrom 3500 angstrom 0 angstrom 3500 angstrom 0 angstrom 3500 angstrom P+ 45 minutes 45 minutes 45 minutes 45 minutes 25 minutes 25 minutes 15 minutes 15 minutes 15 minutes 15 minutes 15 minutes 15 minutes Titanium thickness 300 angstroms 300 angstroms 500 angstroms 500 angstroms 500 angstroms 500 angstroms 300 angstroms 300 angstroms 500 angstroms 500 angstroms 700 angstroms 700 angstroms 36.7% 3.3% 60% 0% 90% 3.3% 100% 0% 93.3% 60% 100% 83.3% The above data shows that when using the silicic acid method of the double spacer according to the present invention, the ratio of bridging is clear. This shows that the amount decreases. These results are particularly significant and facilitate the formation of densely packaged semiconductor devices.
第１図はトランジスターを形成している各種要素を示す
従来技術によるＭＯＳ ）ランシスターの断面図、第２
図から第６図までは本発明のＭＯＳ ）ランシスターを
形成する場合の幾つかの段階を示しており、第２図は第
１の誘電体スペーサーとＬＤＤ構造とを示した浅い接合
のＭＯＳ ）ランシスターの断面図、第３図は第２の誘
電体層を形成した後のＭＯＳ ）ランシスター、第４図
は二重のスペーサーを形成するために第２の誘電体層を
非等方的に食刻した後のＭＯＳ ）ランシスター、第５
図は金属層を沈着した後のＭＯＳ ）ランシスター、第
６図は熱処理をした後に、ゲート領域とソース領域ｌド
レイン領域との上に珪酸層を残して、未反応の金属を除
去した、本発明の方法の最終段階を示す。
図において、
１０・・・基層
１２・・・ソース領域
１３・・・ドレイン領域
１６・・・ゲート領域
１９・・・第１スペーサー
２２・・・第２スペーサー
である。Figure 1 is a cross-sectional view of a prior art MOS (MOS) Runsister showing the various elements forming the transistor;
6 to 6 illustrate several steps in forming a MOS transistor of the present invention, and FIG. 2 shows a shallow junction MOS transistor showing the first dielectric spacer and LDD structure. Cross-sectional view of the Lansister, Fig. 3 is the MOS after forming the second dielectric layer) Lansister, Fig. 4 is the MOS after forming the second dielectric layer to form a double spacer. MOS after engraving) Run Sister, No. 5
Figure 6 shows the MOS after the metal layer has been deposited. Figure 6 shows the MOS after heat treatment, leaving a silicic acid layer over the gate region, source region and drain region, and removing unreacted metal. Figure 2 shows the final stage of the inventive method. In the figure, 10...Base layer 12...Source region 13...Drain region 16...Gate region 19...First spacer 22...Second spacer.
Claims (10)
いて、 （イ）ソース領域とドレイン領域とそれらの間に配置さ
れた上方へ突出したゲート領域とを有した半導体の表面
全体の上に、誘電体の層を形成することと、 （ロ）前記ゲート領域の垂直方向の側壁部上のスペーサ
ーのところを残して、前記誘電体の全てを除去すること
と、 （ハ）前記ソース領域と、ドレイン領域と、ゲート領域
とを軽くドープ処理することと、前記スペーサーは前記
軽くドープ処理した領域の一部分を画定しており、 （ニ）前記軽くドープ処理した構造の上に、第２の誘電
体の層を形成することと、 （ホ）前記スペーサー上に形成されたものを残して、全
ての第２誘電体を除去し、それによつて前記半導体上に
二重のスペーサーを形成し、ソース領域／ドレイン領域
及びゲート領域のドープ処理された珪素を露出させるこ
とと、 （へ）前記半導体の全表面上に、ドープ処理した珪素と
反応する金属を沈着させることと、 （ト）前記半導体を焼入れして、前記金属を露出したド
ープ処理された珪素と反応させることと、ソース領域と
ドレイン領域における前記露出した珪素は前記二重のス
ペーサーによつて部分的に画定されており、 （チ）ソース領域／ドレイン領域及びゲート領域上の珪
酸領域を残して、未反応の層を除去することとを 含むことを特徴とする半導体装置の製法。(1) In a method for manufacturing a self-aligned metal oxide semiconductor device, (a) over the entire surface of a semiconductor having a source region, a drain region, and an upwardly projecting gate region disposed therebetween; (b) removing all of the dielectric except for spacers on vertical sidewalls of the gate region; (c) the source region; lightly doping a drain region and a gate region, the spacer defining a portion of the lightly doped region; (d) a second dielectric layer over the lightly doped structure; (e) removing all of the second dielectric, leaving one formed on the spacer, thereby forming a double spacer on the semiconductor, forming a layer of the source region; / exposing the doped silicon of the drain and gate regions; (f) depositing a metal on the entire surface of the semiconductor that reacts with the doped silicon; and (g) quenching the semiconductor. (h) reacting the metal with exposed doped silicon, the exposed silicon in the source and drain regions being partially defined by the double spacer; 1. A method for manufacturing a semiconductor device, comprising: removing an unreacted layer while leaving a silicic acid region on a region/drain region and a gate region.
誘電体の層は、化学蒸着、スピニング、あるいはスパッ
タリングによつて成長あるいは沈着される半導体装置の
製法。2. The method of claim 1, wherein the dielectric layer is grown or deposited by chemical vapor deposition, spinning, or sputtering.
誘電体の層は、二酸化珪素あるいは窒化珪素である半導
体装置の製法。(3) A method for manufacturing a semiconductor device according to claim 1, wherein the dielectric layer is silicon dioxide or silicon nitride.
金属は、蒸発、スパッタリング、あるいは化学蒸着によ
つて沈着される半導体装置の製法。(4) The method of claim 1, wherein the metal is deposited by evaporation, sputtering, or chemical vapor deposition.
金属はプラチナ、チタン、コバルト、あるいはタングス
テンである半導体装置の製法。(5) A method for manufacturing a semiconductor device according to claim 1, wherein the metal is platinum, titanium, cobalt, or tungsten.
二重スペーサーの長さは、ソース領域とドレイン領域と
の接合部の深さの８０％に等しいか、あるいはそれより
長い半導体装置の製法。(6) In the method according to claim 1, the length of the double spacer is equal to or longer than 80% of the depth of the junction between the source region and the drain region. Manufacturing method.
の突出したゲート領域と、前記基層と前記ゲート領域と
の間における絶縁層と、前記基層上に位置していて、前
記ゲート絶縁層のエッヂ及び前記ゲート領域の垂直方向
側部と接触している第１スペーサーと、前記基層上に位
置していて、前記第１スペーサーと接触している第２ス
ペーサーとからなる半導体装置。(7) In a semiconductor device, a base layer, a gate region protruding upward from the base layer, an insulating layer between the base layer and the gate region, and an edge of the gate insulating layer located on the base layer. and a first spacer in contact with a vertical side of the gate region, and a second spacer located on the base layer and in contact with the first spacer.
第１スペーサーは、前記基層において軽くドープ処理さ
れたソース構造とドレイン構造とを部分的に画定し、前
記第２スペーサーは珪酸のソース領域、ドレイン領域、
及びゲート領域を画定する半導体装置。8. The device of claim 7, wherein the first spacer partially defines lightly doped source and drain structures in the base layer, and the second spacer partially defines a source structure of silicic acid. region, drain region,
and a semiconductor device defining a gate region.
ゲート領域と、ソース領域及びドレイン領域とは、その
上に薄い珪酸金属の層を有している半導体装置。(9) A semiconductor device according to claim 7, wherein the gate region, source region, and drain region have a thin metal silicate layer thereon.
１スペーサーは３００から２５００オングストロームの
厚さを有し、第２スペーサーは５００から４０００オン
グストロームの厚さを有している半導体装置。(10) A semiconductor device according to claim 7, wherein the first spacer has a thickness of 300 to 2,500 angstroms, and the second spacer has a thickness of 500 to 4,000 angstroms.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16238388A JPH0227736A (en) | 1988-06-29 | 1988-06-29 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16238388A JPH0227736A (en) | 1988-06-29 | 1988-06-29 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227736A true JPH0227736A (en) | 1990-01-30 |
Family
ID=15753539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16238388A Pending JPH0227736A (en) | 1988-06-29 | 1988-06-29 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227736A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181934A (en) * | 1989-01-07 | 1990-07-16 | Mitsubishi Electric Corp | Manufacture of mis-type semiconductor device |
| JPH06168955A (en) * | 1992-11-27 | 1994-06-14 | Nec Corp | Mos type semiconductor device and its manufacture |
| JP2007287773A (en) * | 2006-04-13 | 2007-11-01 | Renesas Technology Corp | Semiconductor device, and its manufacturing method |
| JP2008047824A (en) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | Semiconductor device and its manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143473A (en) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | Semiconductor device |
| JPS63175476A (en) * | 1987-01-14 | 1988-07-19 | Nec Corp | Semiconductor device and manufacture thereof |
-
1988
- 1988-06-29 JP JP16238388A patent/JPH0227736A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143473A (en) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | Semiconductor device |
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